数字逻辑设计第8章(4).pptVIP

* * 序列发生器 例：利用尽量少的D触发器连接成移位寄存器，设计必要的反馈组合电路构成一个序列信号发生器，该电路能够循环输出“1110010”的数据串；要求采用最小风险设计。 若序列为“1101011”呢？ 若要求用移位寄存器74x194、74x151及一些门电路，同时产生序列“1110010”和“1101011”呢？ * 移位寄存器实现序列检测功能 设计一个110串行序列检测电路， 利用移位寄存器实现 CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 +5V CLOCK RESET_L A Z B Z 当电路检测到 输入A 连续出现110 时， 输出Z为1 输入A 连续出现110， 且输入B为1 时， 输出Z为1。 * 移位寄存器实现序列检测功能 例：用D触发器构成移位寄存器，加上必要的门电路设计一个序列信号检测电路，有一个串行输入端X和一个输出端Z。每当接收到“11010”数据串时，输出Z=1，否则Z=0。画出电路连接图。 MEALY型？ MOORE型？ * 串/并转换 源模块 Source module 目的模块 Destination module 控制 电路 控制 电路 并-串 转换器 串-并 转换器 并行 数据 并行 数据 串行数据 SYNC 同步脉冲 * * 并串转换 CLK CLKINH SH/LD CLR SER A B C D E F G H QH 74x166 D7 D6 D5 D4 D3 D2 D1 D0 并行数据 ? SDATA CLOCK CLOCK SYNC CLK CLR LD ENP ENT A QA B QB C QC D QD RCO ’163 CLK CLR LD ENP ENT A QA B QB C QC D QD RCO ’163 计 数 低 位 计 数 高 位 时 隙 数 位 数 RESET_L 到 目 标 +5V * CLK CLR SERA SERB 74x164 QA QB QC QD QE QF QG QH SDATA CLOCK CLK CLR LD ENP ENT A QA B QB C QC D QD RCO ’163 CLK CLR LD ENP ENT A QA B QB C QC D QD RCO ’163 SYNC +5V CLK EN 1D 1Q 2D 2Q 3D 3Q 4D 4Q 5D 5Q 6D 6Q 7D 7Q 8D 8Q 74x377 并行 数据 位数 +5V +5V 串并转换 Iterative circuit（迭代电路） Iterative：重复的, 反复的, [数]迭代的 PI CI CO PO PI CI CO PO PI CI CO PO C0 C1 C2 Cn PO0 PO1 POn-1 Primary outputs PI0 PI1 PIn-1 Primary inputs Boundary inputs Boundary outputs Cascading output * 8.6 Iterative versus Sequential Circuits PI CI CO PO CLK 寄存器 CLOCK PIj POj 空间与时间的折衷 利用寄存器保存中间数据，将组合电路中的n次迭代用1个模块的n次使用代替，在n个时钟周期中完成（每个时钟周期进行一次迭代）； 电路结构简化，成本降低。 * 串行比较：2个连续4位数相等比较；利用D触发器暂存低位比较结果； 8.6 Iterative versus Sequential Circuits * 串行相加：2个连续4位数相加，利用D触发器暂存进位数据 8.6 Iterative versus Sequential Circuits * 同步设计中的其他问题 8.7 Synchronous Design Met