DSP原理及应用技术第4.1-4.3节 系统控制与中断.pptVIP

合肥工业大学 ——电气与自动化工程学院 Hefei University of Technology 合肥工业大学 ——电气与自动化工程学院 Hefei University of Technology * * * * * * 第4章 DSP系统控制与中断 4.1 系统时钟和PLL 4.1.1 时钟信号概述 时钟电路是微处理器电路系统中的重要组成部分，是其运行的基准。TMS320F2833x DSP微处理器内部的各模块使用的时钟源是不同的，主要有5种类型的时钟信号： 外部晶体（或晶振）通过管脚X1、X2或外部时钟通过XCLKIN/X1提供的时钟信号，该时钟信号记为OSCCLK。 OSCCLK通过锁相环（PLL）模块后或直接送至CPU，这个时钟信号为CPU时钟输入，记为CLKIN。 CLKIN输入CPU后，CPU将其输出，称为CPU时钟输出或系统输出时钟，记为SYSCLKOUT。SYSCLKOUT与CLKIN频率相同。 片内外设所使用的高速外设时钟HSPCLK。这个时钟信号通过对CPU时钟SYSCLKOUT分频得到。 片内外设所使用的低速外设时钟LSPCLK。这个时钟信号通过对CPU时钟SYSCLKOUT分频得到。 4.1.2 晶体振荡器和PLL模块 4.1 系统时钟和PLL F2833x系列DSP可以通过外置振荡器或外部时钟信号提供时钟，并通过内部PLL锁相环电路倍频后提供给系统。用户可以根据实际运行频率计算所需的倍频系数，并通过软件设置PLL的倍频系数。图4-1为片上外设时钟的产生。 图4-1 片上外设时钟的产生 4.1 系统时钟和PLL 1. 基于PLL的时钟模块 F2833x芯片都有一个片上基于PLL的时钟模块，该模块有一个四位比例控制寄存器，可以为CPU选择不同的时钟频率，图4-2给出了振荡器和PLL模块的结构图。 图4-2 振荡器和PLL结构图 基于PLL的时钟模块可以提供以下两种操作模式： ①晶体振荡器操作：片上振荡器允许使用外部晶体振荡器为芯片提供时间基准，该晶体振荡器与X1、X2引脚相连，并且XCLKIN引脚拉低。 ②外部时钟源操作：如果没有使用片上的振荡器，该模式允许内部振荡器被旁路，芯片时钟由来自X1引脚或XCLKIN引脚的外部时钟源产生。 4.1 系统时钟和PLL PLL模式 描述 PLLSTS[DIVSEL] SYSCLKOUT PLL关闭 通过设置PLLSTS寄存器中PLLOFF可使PLL工作在该模式且在该模式下PLL模块被禁止。该模式可用于减少系统噪声和低功耗操作。在进入该模式前，首先需将PLLCR寄存器置零（PLL旁路）。CPU的时钟信号将直接由OSCCLK提供。 0,1 2 3 OSSCLK/4 OSSCLK/2 OSSCLK/1 PLL旁路 旁路模式是上电或外部复位后的默认配置。当PLLCR寄存器为0时，PLL处于旁路模式；当PLLCR寄存器内容被修改，在PLL锁定住新的频率之前，PLL也将暂时进入该模式。在这种模式下，PLL自身被旁路，但没有被关闭。 0,1 2 3 OSSCLK/4 OSSCLK/2 OSSCLK/1 PLL使能 通过向PLLCR寄存器写入一个非0值k来实现该模式。k的取值范围如表4-3所示。在写入非0值到PLLCR寄存器后，PLL将暂时进入旁路模式，直至PLL锁定住新的频率。 0,1 2 OSSCLK×k/4 OSSCLK×k/2 PLL模块的三种配置模式如表4-1所述。 表4-1 PLL的3种配置模式 4.1 系统时钟和PLL XCLKOUT信号的产生 XCLKOUT信号是直接由系统时钟SYSCLKOUT产生的，如图4-3所示。XCLKOUT频率可以配置为SYSCLKOUT/1、SYSCLKOUT/2或SYSCLKOUT/4，默认状态下，XCLKOUT = SYSCLKOUT/4 或XCLKOUT = OSCCLK/16。 系统复位后，该信号频率应为SYSCLKOUT/4，用户可通过检测该信号的频率来确定系统时钟是否被正确配置。XCLKOUT引脚上没有内部上拉或下拉，如果未用到XCLKOUT，可以通过将XINTCNF2寄存器中的CLKOFF位置1来将其关闭。 图4-3 XCLKOUT信号的产生 4.1.3 时钟、PLL及低功耗模块寄存器 4.1 系统时钟和PLL PLL状态寄存器（PLLSTS） 2. PLL控制寄存器（PLLCR） 3. 高速外设时钟预定标寄存器（HISPCP） 4. 低速外设时钟预定标寄存器（LOSPCP） 5.