《数字电子技术》第6章时序逻辑电路.ppt

（1）因为模6计数器要求有6个记忆状态，且逢六进一，所以原始状态图如右图。 6.5.2 同步时序逻辑电路的设计举例 例6.5.1 设计一个模为6的计数器。 解：由于电路的状态数、状态转换关系及状态编码等都是明确的，因此设计过程较简单，没有必要拘泥于前面所述的设计步骤。 （2）原始状态图已最简。 （3）由于状态数为6，因此取状态编码位数为n＝3。假设S0=001，S1=101，S2=100，S3=110，S4=010，S5=011. 状态转换表 Q2n Q1n Q0n Q2n+1Q1n+1Q0n+1 Z 0 0 1 1 0 1 1 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 0 1 1 0 0 1 0 0 1 1 0 0 1 0 0 0 0 0 1 状态转换表 Q2n Q1n Q0n Q2n+1Q1n+1Q0n+1 Z 0 0 1 1 0 1 1 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 0 1 1 0 0 1