硬件描述语言与器件-VHDL实现组合逻辑.pptVIP

硬件描述语言及器件 ;第十讲： VHDL实现组合逻辑;1 结构体三种描述方式 ;结构体描述的三种方法;ENTITY mux IS PORT( d0,d1: IN BIT; sel: IN BIT; q： OUT BIT ) ; END mux; ARCHITECTURE behave OF mux IS SIGNAL tmp1,tmp2,tmp3,nsel: BIT; BEGIN cale:PROCESS(d0,d1,sel) BEGIN Nsel=NOT sel; tmp1= d0 AND sel; tmp2= d1 AND nsel; tmp3= tmp1 OR tmp2; q= tmp3; END PROCESS; END behave; ;ARCHITECTURE stru OF mux IS BEGIN END structral;;2 解题步骤;3 实战：二输入与非门的实现 ;二输入与非门的实现 ;例6-10：3-8译码器的实现 ;例6-10：3-8译码器的实现 ;例6-12：优先级编码器的实现 ;例6-12：优先级编码器的实现 ;例6-17/18/19：四选一选择器 ;例8-14/15：半加器和全加器 ;