电路参数及其提取.pptxVIP

第一节 信号传输延迟 数字电路的延迟由四部分组成： 门延迟 连线延迟 扇出延迟 大电容延迟;由与输出节点相关的微分方程描述;延迟和输入信号相关 Low － high变化 两个输入同时变低 tpLH－ 0.69 Rp/2 CL 只有一个输入变低 tpLH－ 0.69 Rp CL High － low 变化 两个输入同时变高 tpLH－ 0.69 2Rn CL;二、连线延迟;描述引线RC延迟的模型可以分为集总模型（lumped model）和分布模型（distributed model） ;分布模型（distributed model）;门延迟和引线延迟一起考虑;;三、电路扇出延迟 逻辑门的输出端所接的输??门的个数称为电路的扇出：Fout。 对于电路扇出参数的主要限制是： ; 扇出端的负载等于每个输入端的栅电容之和： 在电路设计中， 如果一个反相器的扇出为N，即Fout=N。其驱动能力应提高N倍，才能获得与其驱动一级门相同的延迟时间。否则它的上升及下降时间都会下降N倍。;采用加入缓冲器使大扇入和大扇出相隔离;四、大电容负载驱动电路 问题：一个门驱动非常大的负载时，会引起延迟的增大。由于外部电容比芯片内部标准门栅电容可能要大几个数量级。要想在允许的门延迟时间内驱动大电容负载，只有提高 即增大W，将使栅面积L?W增大，管子的输入电容（即栅电容）Cg也随之增大，它相对于前一级又是一个大电容负载。问题并没有解决？ Mead和Conway论证了用逐级放大反相器构成的驱动电路可有效地解决驱动大电容负载问题。 ;设计关键： 驱动负载CL需要多少级才能使延迟最小？ 每级反相器的尺寸如何确定？;驱动负载时反相器的延迟;对于反相器链有：;对于给定的负载CL和输入电容Cin，可以确定其比例F，从而得到延迟最小条件下的优化尺寸;反相器链举例;Logical Effort 延迟模型;门延迟: gate delay;Logical Effort;Logical effort 是该逻辑门和反相器在流过相同电流的条件下逻辑门的输入电容与反相器的输入电容的比值;各输入端的LE可能不一样;Logical Effort;对于非标准逻辑门;Logical Effort of Gates;d = h + p＝g f＋p;Stage effort: hi = gifi Path electrical effort: F = Cout/Cin Path logical effort: G = g1g2…gN Branching effort: B = b1b2…bN Path effort: H = GFB Path delay D = Sdi = Spi + Shi;Branching effort: ;优化设计;对于给定的负载CL和给定的第一级的输入电容Cin, 可以证明最优的级数N和级间比例为： ;计算出总的: F = GBH 估算出总级数 计算 stage effort f = F1/N 按所需的级数实现逻辑功能 逐级确定尺寸: Cin = Cout*g/f Reference: Sutherland, Sproull, Harris, “Logical Effort”, Morgan-Kaufmann 1999.;例：确定下列电路的尺寸，使延迟最小; 第二节 功 耗 在功耗设计中主要考虑三个因素： 一 导体的电迁移现象； 二 散热问题； 三 供电问题。;;为什么需要考虑功耗? 芯片的功率密度;为什么需要考虑功耗? – 电池的体积/重量;为什么需要考虑功耗? – 待机功耗 ;对于利用0.25 微米工艺制备的芯片，电源电压为2.5V ， 500 MHz 的时钟频率下，平均负载电容为15fF/gate ，每门的平均扇出为4。假设每个时钟周期内状态翻转一次。请估算每级门的动态功耗。 若芯片上有108个门，则请估算整个芯片的动态功耗。 ;一、金属线宽的确定 金属在传递电流时，电流密度有一定的限制。如果电流过大，而超过导体的域值Jth，会使导体内产生电迁移现象，导致电路失效。 Al的Jth一般为0.8-1.0 mA/μm2 例如：Al的最小线宽为3λ，λ=2.5μm，Al的厚度约为1μm，Al的横截面积为7.5μm2。 ; 取：Jth=1mA/μm2，则：导线可流过7.5mA的电流。如果电路实际工作电流大于此电流值，就需要增加金属线宽，以防止电迁移现象出现。;二、散热问题： （1）减小各级门的功耗是集成电路设计目标之一。 （2）降低功耗会使门的延迟时间增大。 （3）目前，采用使散热均匀分布的方法来解决由于局部功耗过大，而造成的局部过热。 ;三