用状态机实现序列检测器.pdf

用状态机实现序列检测器 1 实验目的 掌握利用有限状态机实现一般时序逻辑分析的方法，了解一般状态机的设计与应用。 2 实验内容 设计一序列检测器并在SmartSOPC 实验箱上进行硬件测试。利用Quartus ||软件进行设 计、仿真验证，最后进行引脚锁定并完成硬件测试。用 K3 控制复位；K4 控制状态机的时 钟；K1~K2 控制输入待检预置数和检测预置数（检测密码），并在数码管1\2 和4\5 上显示。 上电时，按K2 键数码管1 显示的数累增；按1 次K1 后，按K2 则数码管2 显示的数累增； 再按1 次K1 后，按K2 则数码管4 显示的数累增；再按1 次K1 后，按K2 则数码管5 显示 的数累增；再按1 次K1 后，按K2 则数码管1 显示的数累增，如此循环。 3 实验原理 星 （1）序列检测器可用于检测由二进制码组成的脉冲序列信号。当序列检测器连续收到一组 红 串行二进制码后，如果这组序列码与检测器中预先设置的序列码相同，则输出1，否则输出 袁 0 。这种检测的关键是必须收到连续的正确码，所以要求检测器必须对前一次接受到的序列 — 码做记忆分析，直到在连续检测中所收到的每一位二进制码都与预置序列码对应相同。在检 言 测过程中，只要有一位不相等都将回到初始状态重新开始检测，不考虑重叠的可能。 语 计 （2 ）为了配合硬件测试，需要设计一个测试模块（schk_test ）,该模块主要产生序列检测器 设 所需的时钟、复位、串行输入序列码及预置数等信号。 件 对模块的各端口说明如下： 硬 clock 系统时钟输入（48MHz ） key[3..0] 按键输入 disp[3..0] 序列检测器检测结果输入（显示于数码管8 ） sda 串行序列码输出 clkout 序列检测器状态机时钟输出 rstout 序列检测器复位信号输出 dat[7..0] 检测预置数输出 led7..0] LED 输出 seg[7..0] 数码管段输出 dig[7..0] 数码管位输出 4 实验步骤 （1）启动Quartus||建立一个空白工程，然后命名为schk_top.qpf 。 （2 ）新建VerilogHDL 源程序文件schk_test （测试信号生成模块），输入程序代码并保存， 将Verilog HDL 源程序文件转换成图形文件。若在编译过程中发现错误，则找出并更正错误， 直至编译成功为止。 （3 ）新建Verilog HDL 源程序文件schk_v （序列检测模块），输入程序代码并保存，将Verilog HDL 源程序文件转换成图形文件。若在编译过程中发现错误，则找出并更正错误，直至编 译成功为止。 （4 ）新建图形设计文件命名为schk_top.bdf 并保存，其模块原理图如下： 星 红 袁 — 言 （5 ）选择目标器件并对相应的引脚进行定义锁定，在这里所选择的器件为EP1C12Q240C8 语