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实验
试用Verilog HDL语言，设计十进制计数器，将计数过程用一个数码管进行显示（0～9）。要求首先使用Modelsim软件进行功能仿真，然后使用Quartus软件综合，并下载到开发板进行电路功能测试。
module counter(out,clock,clear);
input clock,clear;
output[6:0] out;
reg[6:0] out;
reg [3:0] count;
always@(posedge clock or negedge clear)
begin
if(!clear)
count=4b0;
else if (count == 9)
count=4b0;
else
count=count+1;
end
always @(count)
begin
case(count)
4b0000: out=7b011_1111;
4b0001: out=7b000_0110;
4b0010: out=7b101_1011;
4b0011: out=7b100_1111;
4b0100: out=7b110_0110;
4b0101: out=7b110_1101;
4b0110: out=7b111_1101;
4b0111: out=7b000_0111;
4b1000: out=7b111_1111;
4b1001: out=7b110_1111;
default: out=7b000_0000;
endcase
end
endmodule
`timescale 1ns/1ns
`include ./counter.v
module test;
reg Clock,Clear;
wire [6:0] Out;
initial
begin
Clock=0;
Clear=1;
#50 Clear=0;
#500 Clear=1;
end
always #50 Clock=~Clock;
counter m(.out(Out),.clock(Clock),.clear(Clear));
endmodule
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