方波发生器实验报告.pdfVIP

. 方波发生器及其调制 .. . 一、实验内容 设计一方波信号发生器， 采用 ROM 进行一个周期数据存储， 并通过地址发生器产生方波信 号。并通过控制端输入 a ROM （4 位地址 16 位数据） 二、 实验原理 方波信号发生器是由地址发生器和方波数据存储器 ROM 两块构成， 输入为时钟脉冲， 输出 为 8 位二进制。 1 地址发生器的原理 地址发生器实质上就是计数器， ROM 的地址是 4 位数据，相当于 16 位循环计数器。 2. 只读存储器 ROM 的设计 (1) 、VHDL 编程的实现 ①基本原理：为每一个存储单元编写一个地址，只有地址指定的存储单元才能与公共的 I/O 相连，然后进行存储数据的读写操作。 ②逻辑功能：地址信号的选择下，从指定存储单元中读取相应数据。 .. . 3 ．调幅与调频 通过输入信号 a(3 位数据 )，选择不同调制，如 a=000,2 分频 a=001,4 分频 a=010 ，8 分频 a=011 ，16 分频 a=100 ，2 倍调幅 a=101 ，4 倍调幅 a=110 ，8 倍调幅 a=111 ，16 倍调幅 分频原理：偶数分频，即分频系数 N=2n （n=1,2, … ）,若输入的信号频率为 f ， 那么分频器的输出信号的频率为 f/2n(n=1,2, …)。 调幅原理：通过移位寄存器改变方波幅值（左移）。 三、 设计方案 1. 基于 VHDL 编程的设计 在地址信号的选择下，从指定存储单元中读取相应数据 ，系统框图如下 : .. . FPGA 地址发生器 方 波 数 据 存 储 ROM 分频和调幅 四、 原理图 1、VHDL 编程的实现 (1) 、顶层原理图 .. . (2) 、地址发生器的 VHDL 语言的实现 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity addr_count is port ( clk1khz: in std_logic; qout: out integer range 0 to 15 ); end addr_count; architecture behave of addr_count is signal temp: integer range 0 to 15; begin process(clk1khz) .. . begin if(clk1khzevent and