ASIC设计cadence自动布局布线工具_图文.docVIP

本节将使用综合工具(Design Compiler 对一个 8位全加器逻辑综合,并产生一个门级 网表;利用该网表使用自动布局布线工具(Silicon Ensemble 生成一个全加器的版图。 首先输入 8位全加器 verilog 代码: module adder8(Cout,S,A,Cin; output Cout; output [7:0]S; input [7:0]A; input [7:0]B; input Cin; reg [8:0]SUM; reg [7:0]S; reg Cout; wire [7:0]A,B; always @(Aor B or Cin begin SUM [8:0]=A+B+Cin; S =SUM [7:0]; Cout =SUM [8]; end endmodule 打开综合工具 DC (psyn_gui File-Read.. 读入代码 File-Setup..设置 3 个相关工艺库 将带红色 *号的 3 个库设置如下图 Design-CompileDesign.. 编译 Schematic-NewDesign Schematic View.. 可以看到综合后的顶层结构 通过双击 C1模块 还可以看到全加器的门级结构 为了后面自动布局布线的需要, 这里我们要将这个综合结果保存为 adder8_nl.v门级网表。 在 psyn_gui-xg-t 后输入如下命令 下面进行自动布局布线 (一下有路径出现的地方要特别注意 打开 Silicon Ensemble (sedsm File-Import-LEF… 导入库的转换格式 注意此文件的路径! File-Import-Verilog… 导入工艺库(此库为 verilog 描述的标准单元,包含各种延时 信息 这里去掉后面的! 继续 File-Import-Verilog… 导入网表 adder8_nl.v (此处要先删掉第一个工艺库 这里要加上顶层模块名 adder8 Floorplan-InitializeFloorplan… 准备工作完成开始布局布线 点击 Variables 将里面的 PLAN.LOWERLEFT.ORIGIN 由 FALSE 改为 TURE Edit -Add -Row… Area 的区域可以直接 点击 Area 并在图上拖拽,并使其大小与芯 片核一致 File-Saveas… 保存为 fplan Route-PlanPower… 设置电源环 在 Plan Power 窗口中 点击 Add Rings… Place-Ios… 放置输入输出 Place-Cells… 放置单元 Place-FillerCells-AddCells… Route-RoutePower-FollowPins… 添加管脚(金属线宽设为 1.8 Route-Wroute… 布线 View-DisplayOptions… 检查管脚名 设置 Pin 为 ON File-Export-DEF… 命名为 adder8_wrouted.def 打开 icfb 再导入 DEF 文件之前要确保你有如下图中的一些库文件 File-Import-DEF… Enter “ tutorial ” for Library Name, “ adder8” for Cell Name, and “ autoRouted ” for View Name. 打开 View 中的 autoRouted Design-Save.. Tool-Layout..将提取图转换为版图,这里需要改变几个参数 Edit-Search..点击 Add Criteria 然后做如下图的几个改动 Apply Replace All Design-Save As.. 现在就可以打开 layout 了 DRC… 熟悉吧! !