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Harbin Institute of Technology 可编程逻辑器件设计及应用 实验报告 姓名：禾小鬼 同组人： 学号：16S 班级：信息 2班 指导教师：xxx 院系： 电信学院 实验一 电路图方法设计：异步 16 分频 一 实验内容 实验内容包括下面两个方面 1. 熟悉 ISE开发环境 第一次接触 ISE开发环境，首先可以通过新建一个工程熟悉 ISE的各种基本 操作。需要学习的包括以下几个方面：选器件，采用原理图方法画一个电路图实 现某种功能，并对这个功能进行时序仿真以验证功能上的正确性，配置引脚，进 行后仿真从而判断是否能够在真实器件上正确运行。 2. 采用电路图方法设计一个异步 16分频 在开始之前，首先要明确设计目的，我们的设计目的是要用电路图方法实现 设计一个“异步 16分频”。然后，可以先根据自己的思路想好一个电路图的设计 方案，由于这次实验电路图已经给出，所以直接按照电路图连线即可。 二 实验结果 1. 第一步：建立一个新的工程 新建工程的过程中，最重要的设置器件，不同的器件的设计之间并不兼容。 根据实验指导书的要求我们统一使用的是 CPLD 9500 系列，选择 XC9536，引脚 封装 PC44，速度-15。采用 Verilog语言，顶层文件设置为原理图（schematic）。 一直下一步，最后会有一个综合的信息框，注明了你所做的设置，看看没问题就 可以了。 2. 第二步：画电路图 新建工程后，再新建一个原理图文件作为顶层文件，将顶层文件命名为 top， 以方便寻找顶层文件，新建完毕，就可以在上面画图了。本次试验只要采用软件 自带的器件库中的器件。然后按照实验指导书上的电路图连就可以了。 我画的电路图，如图 1-1所示。该电路是通过 D触发器，一层一层地实现分 频，首先，对 clk二分频，再讲二分频的结果输出给下一个同样连接结构 D触发 器，则会进一步二分频，以此类推。该 D触发器是边沿触发，来一个时钟上升沿 就会读取当前的输入，输入和输入相同。二分频的原理很简单，利用非门的延时 好，组成一个闭环，将 D触发器的输出取“非”后作为输入传回去，根据 D触发 器原理只有两个时钟周期，输出才会出现一次电平翻转，也就实现了二分频。 图 1-1 电路图设计方案 3. 功能仿真验证 在电路图链接无误后，开始功能仿真，选择模式为 Behavioral simulator， 新建仿真文件 Test bench，这一步骤最重要的是设置，即设置总时间，时钟高 电平时间，低电平时间，我设置的如图 1-2所示。 图 1-2 仿真设置 这里有个问题需要注意，画电路图的时候需要把时钟输入设置为 BUFG 而不 是 iBUF,只有这样设置，才会默认为时钟，才会自动出现图 1-2，可以设置时钟 频率和占空比等信息。 4. 功能仿真结果验证 如图 1-3所示，仿真结果，可以看出一个 16分频是 o4对于 clk的 16分频。 清零引脚 clr高电平有效，我们设置了半个周期长的 clr为高电平，通过观察只 要 clr为高电平，就清零，反之，则正常执行。观察结果，我们可以看出，o1、 o2、o3的输出也是对 clk的分频，o1是二分频，o2是 4分频，o3是 8分频。 图 1-3 功能仿真结果 5. 后仿真引脚配置和结果分析 后仿真是为了通过最终的时序图发现程序在存在延时的实际电路中运行会 出现的问题。由于实际电路存在延时，不同复杂程度的电路延时程度不同。首先， 在后仿真前我们要配置引脚，称引脚约束，即将设计电路的输出和输入（即 IO 口）与实际硬件电路（器件）相对应。本次实验的配置如下图 1-4。 图 1-4 引脚约束 后仿真的结果如图 5所示，通过对比功能仿真和后仿真，可以看到，功能仿 真没有延时，后仿真则出现延时，延时的意思指当系统的控制发生变换，最后的 结果不会马上发生变换，而是存在一定的反应时间。通过观察后仿真结果，可以 看出，延时为：10213-10200=13ns,相当于 76.9Mhz，如果时钟频率大于 76.9Mhz， 则会出现时序错误，没有输出结果。通俗理解就是，输出的变化跟不上 clk的变 化，当 clk周期少于 13ns时，还没等输出的状态变化，时钟又有新的变化了。 图 5 后仿真结果图 三 实验结果讨论分析 在第二部分，在展示结果的同时，也对实现过程中详细的细节和需要注意的 地方进行了说明，同时对结果进行了详细的分析，下面对结果进行总结，如下： 首先，功能仿真的结果正确，四个输出分别对 clk进行了不同的分频，o1、 o2、o3、o4分别对 clk进行了二分频、四分频、八分频和十六分频。通过观察， o4o3o2o1的组合是一个 4位二进制减法计数器。 然后，后仿真输出的时序结果，在具备一定电路延时的情况下，同样