西工大_数电实验_第二次实验_实验报告.docxVIP

数电实验 2 一．实验目的 学习并掌握硬件描述语言（ VHDL 或 Verilog HDL ）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。 熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。 熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。 熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。 二.实验设备 1.Quartus 开发环境 2.ED0 开发板 三.实验内容 要求 1：编写一个异或门逻辑电路，编译程序如下。 1）用 QuartusII 波形仿真验证； 2）下载到 DE0 开发板验证。 要求 2：编写一个将二进制码转换成 0-F 的七段码译码器。 1）用 QuartusII 波形仿真验证； 2）下载到 DE0 开发板，利用开发板上的数码管验证。 要求 3：编写一个计数器。 1）用 QuartusII 波形仿真验证； 2）下载到 DE0 开发板验证。 要求 4：编写一个能实现占空比 50%的 5M 和 50M 分频器即两个输出， 输出信号频率分别为 10Hz 和 1Hz 。 1） 下载到 DE0 开发板验证。（提示：利用 DE0 板上已有的 50M 晶振作为输入 信号，通过开发板上两个的 LED 灯观察输出信号）。 2） 电路框图如下： 扩展内容：利用已经实现的 VHDL 模块文件，采用原理图方法，实现 0-F 计数自动循环显示，频率 10Hz 。（提示：如何将 VHDL 模块文件在逻辑原理图中应用，参考参考内容 5 ） 四.实验原理 实验 1 实现异或门逻辑电路， VHDL源代码如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY EXORGATE IS PORT(A,B:IN STD_LOGIC; C:OUT STD_LOGIC); END EXORGATE; ARCHITECTURE fwm OF EXORGATE IS BEGIN C=A XOR B; END; 实验 2 实现一个将二进制码转换成 0-F 的七段译码器， VHDL源代码如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY sevendecoder IS PORT (data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0); dis_out:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END sevendecoder; ARCHITECTURE fwm OF sevendecoder IS BEGIN PROCESS(data_in) BEGIN CASE data_in IS WHEN0000=dis_out=1000000;-- 显示 0 WHEN0001=dis_out=1111001;-- 显示 1 WHEN0010=dis_out=0100100;-- 显示 2 WHEN0011=dis_out=0110000;-- 显示 3 WHEN0100=dis_out=0011001;-- 显示 4 WHEN0101=dis_out=0010010;-- 显示 5 WHEN0110=dis_out=0000010;-- 显示 6 WHEN0111=dis_out=1111000;-- 显示 7 WHEN1000=dis_out=0000000;-- 显示 8 WHEN1001=dis_out=0010000;-- 显示 9 WHEN1010=dis_out=0001000;-- 显示 A WHEN1011=dis_out=0000011;-- 显示 b WHEN1100=dis_out=1000110;-- 显示 C WHEN1101=dis_out=0100001;-- 显示 d WHEN1110=dis_out=0000110;-- 显示 E WHEN1111=dis_out=0001110;-- 显示 F WHEN OTHERS= dis_out=1111111;--灭灯，不显示 END CASE; END PROCESS; END fwm; 3. 实验 3 完成一个计数器， VHDL源代码如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter IS PORT ( clk,RST : IN STD_LOGIC; DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0);四--位计数 COUT : OUT STD_LOGIC); -- 进位位 END counter; ARCHITECTURE