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数字逻辑电路实验报告 2019年 4月 实验2 触发器设计及应用 实验目的 用触发器设计实现分频器电路与计时器电路。 实验内容 逐项测试D触发器的逻辑功能并完成表格； 用D触发器设计实现四分频电路（异步），观察并记录波形； 逐项测试JK触发器的逻辑功能并完成表格； 用JK触发器设计实现四分频电路（异步），观察并记录波形； 用JK触发器设计模五计数器电路（同步）。 实验原理及相关设计 D触发器采用了维持阻塞结构，使它具有可靠性高和抗干扰能力强 等优点。触发器有异步置“0”，置“1”端，Rd’与Sd’，低电平 有效。D数据输入端，CP时钟输入端，为上升沿触发。Q原态输出 端，Q’反态输入端。 功能 输入 输出 CP Rd’ Sd’ D Qn+1 Qn+1’ 置“1” X 0 1 X 1 1 置“0” X 1 0 X 0 0 上升 1 1 0 0 1 上升 1 1 1 1 0 0 1 1 X X 0 0 X Dn Qn+1 0 0 1 1 D触发器设计分配器： 分频器是将时钟高频率信号转变成低频率信号的一种转换器（n个脉冲周期使输出完成一个周期变化即为n次分频）。T触发器的表达式Qn+1=Q’，工作状态实际为将输入的时钟频率降低一倍，即为二分频方式的分频器。计时器主要是计输入时钟的个数。 D触发器设计成二分频电路实际是将D触发器设计成T触发器。 JK触发器 JK触发器有异步置“0”，置“1”端，Rd’与Sd’，低电平有效。J、K数据输入端，为下降沿触发。Q原态输出端，Q’反态输出端。逻辑功能表如表所示，如图Qn=0,Qn+1=JQn‘+K’Qn: 功能 输入 输出 CP’ Rd’ Sd’ J K Qn+1 Qn+1’ 置“0” X 0 1 X X 0 1 置“1” X 1 0 X X 1 0 X 1 1 0 0 下降 1 1 0 1 0 1 下降 1 1 1 0 1 0 下降 1 1 1 1 1 0 X 0 0 X X Jn Kn Qn+1 0 0 Qn 1 0 1 0 1 0 1 1 Qn’ 用JK触发器设计二分频电路实际是将JK触发器设计成T触发器，有J=1，K=1.也可用公式对比得到Qn+1=JQn’+K’Qn,设J=K=T=1，表达式为Qn+1=Qn’,即为T触发器。 JK触发器设计成模五计数器。 实验步骤及结果 D触发器 功能 输入 输出 CP Rd’ Sd’ D Qn+1 Qn+1’ 置“1” X 0 1 X 1 1 置“0” X 1 0 X 0 0 上升 1 1 0 0 1 上升 1 1 1 1 0 0 1 1 X X 0 0 X D触发器四分频内电路 JK触发器 功能 输入 输出 CP’ Rd’ Sd’ J K Qn+1 Qn+1’ 置“0” X 0 1 X X 0 1 置“1” X 1 0 X X 1 0 X 1 1 0 0 下降 1 1 0 1 0 1 下降 1 1 1 0 1 0 下降 1 1 1 1 1 0 X 0 0 X X JK触发器四分频电路 JK模五计数器 异步与同步时序电路区别 同步时序电路是指各触发器的时钟端全部连接在一起, 异步时序电路是指电路中除以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件;电路中没有统一的时钟;电路状态的改变由外部输入的变化直接引起. 十进制数 二进制数 Q2 Q1 Q0 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 计时器设计参考 填写状态转换真值表及激励信号 Q2n Q1n Q0n Q2n+ Q1n+ Q0n+ J2 K2 J1 K1 J0 K0 0 0 0 0 0 1 0 X 0 X 1 X 0 0 1 0 1 0 0 X 1 X X 1 0 1 0 0 1 1 0 X X 0 1 X 0 1 1 1 0 0 1 X X 1 X 1 1 0 0 0 0 0 X 1 O X 0 X 绘制Ji、Ki卡诺图，有卡诺图化简得到各激励方程 J2 Q2n Q1nQ0n 00 01 11 10 0 0 0 1 0 1 X X X X K2 Q2n Q1nQ0n 00 01 11 10 0 X X X X 1 1 X X X J1 Q2n Q1nQ0n 00 01 11 10 0 0 1 X X 1 0 X X X K1 Q2n Q1nQ0n 00 01 11 10 0 X X 0 1 1 X X X X J0 Q2n Q1nQ0n 00 01 11 10 0 1 X 1 X