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数字后端设计流程 -5 时钟树和复位树综合 时钟树综合的目的： ? 低 skew ? 低 clock latency ? 在 DC 综合时并不知道各个时序元件的布局信息，时钟 线长度不确定。 ? DC 综合时用到的线载模型并不准确。 时钟树和复位树综合为什么要放在 APR 时再做呢？ 数字后端设计流程 -6 时钟树和复位树综合 数字后端设计流程 -7 布线 将分布在芯片核内的模块、标准单元和输入输出接口单 元（ I/O pad ）按逻辑关系进行互连，其要求是百分之百 地完成他们之间的所有逻辑信号的互连，并为满足各种 约束条件进行优化 。 布线工具会自动进行布线拥塞消除、优化时序、减小耦 合效应、消除串扰、降低功耗、保证信号完整性等问题。 数字后端设计流程 -8 布线 Layer METAL1 pitch = 0.41 Layer METAL2 pitch = 0.46 Layer METAL3 pitch = 0.41 Layer METAL4 pitch = 0.46 Layer METAL5 pitch = 0.41 Layer METAL5 pitch = 0.46 Layer METAL7 pitch = 0.41 Layer METAL8 pitch = 0.96 数字后端设计流程 -8 布线 数字后端设计流程 -8 布线 第一步 全局布线 Global route 进行时，整个芯片会被切割成一块块的 global routing cell (GRC) ，其目的在于建立一个绕线的蓝图。对于每个 GRC ， Astro 会去计 算包含其中且可以使用的 wire track ，根据这些信息选择绕线要经过的 GRC 。如图所示，有一个以 X 为起点 Y 为终点的连接需要绕线，考虑到 blockage 和 congestion 的状况后，选择了变化 4 、 9 、 14 、 19 、 24 、 23 、 22 、 21 、 16 的 GRC 来绕线。 数字后端设计流程 -9 布线 第二步 布线通道分配 在 global route 时已经将信号线分配到每个 GRC ，而 track assignment 的 功能就是将这些信号线在分配到每个 track 上，决定每条线要走的路径。 Track assignment 是以整个芯片为处理单位来作规划，尽量绕出又长又 直且 via 数目最少的绕线。 数字后端设计流程 -10 布线 第三步 详细布线 Detail route 的工作主要是将 track assignment 的 DRC violation 移除，一 次是以一个 switch box (SBOX) 为单位来进行修复的。 SBOX 由 GRC 构成， 且每个 SBOX 的边缘会重叠一个 GRC 的宽度。 数字后端流程与工具 电子科技大学通信学院 111 教研室 版权所有 Notes ? 本 PPT 内容是整个 DDC 项目组的集体学习研究成果 ? 感谢已经毕业的曾经参与后端项目的师兄师姐，以及 各位老师。 ? 闻道有先后，术业有专攻 ? 共同学习，共同进步 ? 大家有问题请直接请教熟悉相应工具的同学。 ? Tips ：可以参考 QUATURS II 的 design flow ！！ Contents 基于标准单元的 ASIC 设计流程 1 数字前端设计 (front-end) 2 数字后端设计 (back-end) 3 Q & A 4 3 教研室 ASIC 后端文件归档 Contents 基于标准单元的 ASIC 设计流程 1 数字前端设计 (front-end) 2 数字后端设计 (back-end) 3 Q & A 4 3 教研室 ASIC 后端文件归档 基于 standcell 的 ASIC 设计流程 Architechtural specs & RTL coding Concept + Market Research RTL simulation Logic Synthesis,Optimization & Scan Insertion Formal Verification (RTL vs Gates) Pre-layout STA Timing OK? Floorplanning & Placement, CT Insertion Auto Routi