全加器数据选择器译码器剖析.pptVIP

全加器 实验目的 熟悉组合逻辑电路的设计方法 2、掌握基本门电路在组合逻辑电路中的作用。 全加器的设计 、要求: 设计一个全加器,能进行加数、被加数、低位 来的进位信号三者相加,并根据求和结果分别显示 本位和及向高位进位的信号 、步骤: 1、根据功能要求列出真值表 2、由真值表写出逻辑表达式; 3、简化和变换逻辑表达式; 4、逻辑图以电路简单、所用器件少为目标; 5、按逻辑图实现实物 6、进行功能测试,将结果与原理对照,验证其正 确性 7、对设计实验进行总结。 全加器逻辑功能表 本位加本位加低位进本位和进高位 Ci Si Ci+ A00001 B0 0 011 0 0 全加器逻辑功能表 本位加本位加低位进本位和进高位 Ci Ci+1 A00001 B0 0 011 S011 0 +00010 0 01001 Si= aiBici+Ai Bi ci+ Ai bici+ aibici (AiBi+AiBi)Ci+(Ai Bi+ Ai Bi)ci (Ail Bi)Ci+(Ai Bici Aio Bie ci Ci+1= Ai Bici+Ai Bi ci+ AiBi ci+ Ai Bici (Ai Bi+ Ai Bi)ci+ AiBi(ci+Ci) (Aie Bi)Ci+ AiBi