中断8259A---应用-8259A举例.pptVIP

* 按设计者事先确定的优先权顺序响应并决定是否中断嵌套 * 按设计者事先确定的优先权顺序响应并决定是否中断嵌套 * 按设计者事先确定的优先权顺序响应并决定是否中断嵌套 * 按设计者事先确定的优先权顺序响应并决定是否中断嵌套 * * 按设计者事先确定的优先权顺序响应并决定是否中断嵌套 * 按设计者事先确定的优先权顺序响应并决定是否中断嵌套 * 按设计者事先确定的优先权顺序响应并决定是否中断嵌套 * 按设计者事先确定的优先权顺序响应并决定是否中断嵌套 * 按设计者事先确定的优先权顺序响应并决定是否中断嵌套 * 按设计者事先确定的优先权顺序响应并决定是否中断嵌套 * 按设计者事先确定的优先权顺序响应并决定是否中断嵌套 * 按设计者事先确定的优先权顺序响应并决定是否中断嵌套 * 按设计者事先确定的优先权顺序响应并决定是否中断嵌套 A15~A0 D7~D0 8086/8088 INTR INTA 8259A A IR0 CS D7~D0 INT INTA IR7 地址译码电路 中断源0 中断源1 中断源2 中断源… 中断源7 8086/8088微机系统中断组成 AB DB 中断类型号 §5—3 中断控制器8259A 3.1 8259A的功能 接受外设中断请求，向CPU提请中断，提供中断类型号。 8级优先权控制与循环 每一级都可以编程进行屏蔽或开放 二级级连后可以扩展到处理64个中断源 可以通过编程选择多种工作方式 3.2 8259A的结构 28脚，8个功能模块 8根中断请求输入线：一般IR0~IR7中断优先权递减。 IRR：8位锁存寄存器， 记录外设中断请求(‘1’) 。 CS WR RD D7 ~ D0 CAS0 CAS1 GND VCC A0 INTA IR7 ~ IR0 INT SP/EN CAS2 8259A 1 14 15 28 8086/8088 主机系统 8086/8088 CPU INTR INTA 译码电路 CS A0 8259A IR7~IR0 D7~D0 INT INTA AD15~AD0 A15~A0 D7~D0 8086/8088与8259A连接示意 控 制 逻 辑 INTA INT 中断服务寄存器 ISR 中断屏蔽寄存器 IMR 优先权电路 中断请求寄存器 IRR 数据总线缓冲器 读/写逻辑 级连缓冲/比较器 D0~D7 内部总线 IR0 IR1IR2 IR3 IR4 IR5 IR6 IR7 RD WR A0 CS CAS0 CAS1 CAS2 SP/EN 中断类型号寄存器 ISR： 8位寄存器，记录所有当前正被响应的中断级(‘1’) IMR： 8位寄存器，记录要屏蔽的中断级(‘1’屏蔽) 端口：2个，7个寄存器(4个ICW和3个OCW) 8259A端口地址引脚A0一般接在系统地址总线的A0 (或A1) 上，两个端口的地址是相邻的两个(偶)地址(系统地址A0 =0 )。 8259A偶地址端口指A0 =0;奇地址端口指A0 =1 也就是 A1 =0 和 A1 =1 数据线D0~D7 ：连在系统数据总线的低8位上 优先权电路 控制逻辑电路 读/写电路 级连缓冲/比较器 ≥1 A15 A14 A11 A6 A4 A3 A2 M/IO A13 A12 A10 A9 A8 A7 A5 A0 A1 G2B O0 O1 G2A O2 G1 O3 C 74LS138 B A ≥1 ≥1 WR RD 8259A 37A0读(状态) 37A0写(命令) 37A2读(数据) 37A2读(数据) A0 CS 一个电路实例：中断控制器8259A的地址译码示意图 3.3 8259A的工作过程 初始化后，中断源在IR0~IR7上产生中断请求： →中断请求被锁存在IRR中，并经IMR屏蔽，然后送优先权电路判优（确定被开放的优先权最高的请求）。 →向CPU的INTR输出INT信号 →CPU响应(IF=1)，送出第1个INTA脉冲。 →IRR锁存失效，正被响应的请求在ISR中的对应位置1，在IRR中的对应位置0。 →收到第2个INTA时将中断类型号送到数据总线上 → CPU转中断服务程序 →中断服务程序向8259A发中断结束命令(EOI) → ISR相应位复位(AEO