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1. DDR3走线总结
DDR3模块的时钟频率为800M，因此走线要求非常严格，为最大限度的减小DDR3信号线之间的时序，串扰，反射等信号完整性问题，本文走线前先将DDR3线分为11组，8个数据线、对应的DQS差分对及DM为一组（11根）共8组DDR3_DATA0~ DDR3_DATA7，地址线和控制线为一组（28根）DDR3_ADDCON，差分时钟对为一组（1对）DDR3_CLK，其它线为一组（5根）DDR3_OTHER 。本文DDR3走线采用的原则：
1）数据组同组走线始终保持在同一层。线与线间距等于4mil的距离不得超过1250mil且保证同组线等长，误差±50mil。DQS差分对间距4mil，等长误差为±5mil，减少串扰，保证时序正确。
2）地址线和控制线颗粒由于走的是Fly_by拓步结构,一般需走2至3层，插槽走的是点对点结构，一般走4到5层，同组线要求等长，误差±50mil，间距尽量保证3倍线宽（3W原则），最大限度减少串扰。
3）时钟差分对长度要求等长误差为±5mil，差分间距4mil，其它线与其间距保持在20mil以上，防止时钟信号抖动，造成读写时序错误。
4）DDR3走线的层临近的平面层应当完全对称，以便控制微带线阻抗，一般DDR3走线单端阻抗控制在60欧左右，差分阻抗90欧左右[35]，减小线之间的反射。
5）VREFSST信号走线要保持线宽至少20mil，保证其能承受足够大的电流。
6）每根线所有过孔数不超过3个，且数量一致，便于控制阻抗，减少反射。
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