FPGA实验报告10__0101序列检测器.docVIP

Lab 10 0101序列检测器仿真 集成1101班 实验目的 熟悉用Modelsim进行波形仿真的方法。 掌握用Verilog HDL 语言描述0101序列检测器的方法。 熟悉用Verilog HDL 语言编写testbench。 实验内容 理解并掌握状态机与testbench的描述方法。 使用Modelsim软件得到仿真波形。 使用DE0开发板下载。 代码分析 状态机描述 定义模块名与输入输出，clk为时钟信号，rst为控制信号，seq为待检测信号；输出是det.同时定义了四个状态（独热码）s0,s1,s2,s3;和reg型变量state,next_state. module seqdet(clk,rst,seq,det); input clk; input rst; input seq; output det; parameter s0=4h1; parameter s1=4h2; parameter s2=4h4; parameter s3=4h8; // 独热码 reg det; reg [3:0] state, next_state 状态转移：当rst=1时，state初始化为s0状态；当rst=0时，state的状态随着驱动变化。 always@(posedge clk) begin if(rst) state = s0; else state = next_state; end 状态驱动：随着待检测信号的变化，状态在s0,s1,s2,s3之间变化，最终影响输出。 always @(posedge clk) begin case(state) s0: next_state=((seq==1)?s0:s1); s1: next_state=((seq==1)?s2:s1); s2: next_state=((seq==1)?s0:s3); s3: next_state=((seq==1)?s0:s1); default: next_state=((seq==1)?s0:s1); endcase end 输出：当现态state=s3时，det=1，即检测到一个0101序列。 always @(posedge clk) begin case(state) s0: det=1b0; s1: det=1b0; s2: det=1b0; s3: det=1b1; default: det=1b0; endcase end endmodule Testbench描述 定义了一个20位二进制数data作为待检测信号，用data[cnt]实现每个clk上升沿检测一个数。 module testbench; reg clk; reg rst; reg [19:0]data = 20b0011_1001_0101_1011_0000; wire out; reg [4:0] cnt; wire seq = data[cnt]; integer i; initial begin clk = 1b0; cnt = 5b0; rst = 1b1; #40 rst = 1b0; end always begin #10 clk = ~clk; end always@(posedge clk) begin if(cnt 5d19) cnt = cnt + 1b1; else $stop(); end seqdet seqdet_inst(.clk(clk), .rst(rst), .seq(data[cnt]), .det(out)); endmodule 实验步骤 打开Quartus9.1软件，选择“File=New Project Wizard”，在弹出的窗口中输入项目的名称和存储位置。 单击两次Next后，选择实验板的具体型号。 在“File=New”的窗口中选择建立Verilog文件。 单击OK后，在Quartus窗口的右方看到该文件，