数字电子技术 第五章 时序逻辑电路课件.ppt

2020/4/5 2. 分析举例 【例 5.7 】 试分析图 5.26 所示同步时序逻辑电路的逻辑功能， 并说明该电路能否自启动。 FF 0 、 FF 1 和 FF 2 为下降沿触发的 JK 触发器。 图 5.26 例 5.1 的逻辑电路 2020/4/5 解：（ 1 ）写方程式 ① 时钟方程 CP 2 = CP 1 = CP 0 =CP 对于同步时序电路而言，只要触发沿到来，各个触发器 都将按特性方程动作。因此，时钟方程也可省略不写。 ② 驱动方程 ③ 输出方程 Y = Q 2 n n Q K J 2 0 0 ? ? n Q K J 0 1 1 ? ? n n Q Q J 0 1 2 ? ? 2020/4/5 （ 2 ）求状态方程 将驱动方程代入 JK 触发器的特性方程 ，得电 路状态方程为 : （ 3 ）进行计算并列状态转换表 依次假定电路的现态 Q 2 n 、 Q 1 n 、 Q 0 n 的值，代入状态方程和 输出方程，求出相应的次态和输出，如表 5.12 所示。 n n n Q K Q J Q ? ? ? 1 n n n n n Q Q Q Q Q 0 2 0 2 1 0 ? ? ? n n n n n Q Q Q Q Q 0 1 0 1 1 1 ? ? ? n n n n Q Q Q Q 0 1 2 1 2 ? ? 2020/4/5 【例 5.1 】 试利用集成十进制计数器 74LS90 构成五进制计数器。 解： 74LS90 是异步十进制计数器， R 0A 、 R 0B 是异步清零端，选 择 S N ＝ S 5 ＝ Q 3 Q 2 Q 1 Q 0 ＝ 0101 时产生清零信号，取 R 0A · R 0B ＝ Q 2 n Q 0 n 。 S 5 ＝ 0101 只是一个短暂状态，当 Q 3 Q 2 Q 1 Q 0 ＝ 0101 时 ， R 0A · R 0B ＝ 1 ，计数器立即清 0 ，实现从 0000 → 0100 的五进制 计数，电路连接如图 5.9 所示。 图 5.9 例 5.1 的逻辑图 2020/4/5 【例 5.2 】 试用 74LS163 设计一个十进制计数器。 解： 74LS163 是同步二进制计数器， 是同步清零端，选 择 S N-1 ＝ S 9 ＝ Q 3 Q 2 Q 1 Q 0 ＝ 1001 产生清零信号，取 。 S 9 ＝ 1001 是一个稳定状态，当 Q 3 Q 2 Q 1 Q 0 ＝ 1001 时， ＝ 0 ，此时再有一个 CP 上升沿，计数器被置为 0000 ，实现 从 0000→1001 的十进制计数，电路连接如图 5.10 所示。 C R C R n 3 0 C R = Q Q n ? 图 5.10 例 5.2 的逻辑图 2020/4/5 （ 2 ）反馈置数法 采用反馈置数法的基本原理是：在集成计数器的 M 个状态 循环中，取任意一个状态（记为 S 0 ）为起始状态开始计数 ，经过 N-1 个状态以后，设法产生一个预置数信号，将计 数器重新置为起始状态，这样就跳过了 M-N 个状态而得到 N 进制计数器。 采用反馈置数法组成 N 进制计数器时，也要注意两 点。 ① 对异步置数的计数器，必须用 S N 状态产生置数信号。因 为计数器一旦进入 S N 状态使变为低电平后，计数器立刻被 置数， S N 状态马上又消失了，所以 S N 状态只在这个极短的 过渡过程中出现，而不存在于稳定的状态循环中。 注意： 2020/4/5 ② 对同步置数的计数器，由于变为低电平后计数器并不能立 刻置数，还要等到下一个有效的 CP 边沿到达时，计数器才 置数变为 S 0 状态，所以必须用 S N-1 状态产生置数信号。因为 计数器进入 S N-1 状态使变为低电平后，计数器并不立刻被置 数，因此 S M-1 状态也是稳定的状态循环中的一个状态。 说明： 如果所设计的计数器在计数过程中跳过了产生进位输出的 状态，那么进位输出端将没有输出信号。如果需要进位信 号，必须另外产生。 2020/4/5 【例 5.3 】 试用集成二进制计数器 74LS161 设计一个十二进制 计数器。 解： 74LS161 是一个同步二进制计数器，是同步置数端，选 择 S N-1 ＝ S 11 ＝ Q 3 Q 2 Q 1 Q 0 ＝ 1011 时产生置数信号，取 S 11 ＝ 1011 是一个稳定状态，当 Q 3 Q 2 Q 1 Q 0 ＝ 1011 时， ＝ 0 ，此时再有一个 CP 上升沿，计数器被置为 0000 ，实现计数 器从 0000→1011 的十二进制计数，电路连接如图 5.11 所示 。 3 1 0 L D = Q QQ n n n 图 5.11 例 5.3 的逻辑图 L D 2020/4/5 【例 5.4