第6章 基本数字逻辑单元HDL描述（第2讲）.pdf

基本数字逻辑单元HDL描述 组合逻辑电路的HDL描述 --数据运算操作HDL描述 数据运算操作主要包含加法操作、减法操作、乘法操作 和除法操作，由这四种运算单元和逻辑运算单元一起， 可以完成复杂数学运算。  HDL语言中提供了丰富的数据算术操作的运算符。 加法操作HDL描述 --带进位输入和输出无符号8位加法的例子 module v_adders_2(A, B, CI, SUM); input [7:0] A; input [7:0] B; input CI; output [7:0] SUM; assign SUM = A + B + CI; endmodule 本设计保存在本书配套资源eda_verilog\example6_10 目录下 减法操作HDL描述 --无符号带借位8位减法器的例子 module v_adders_8(A, B, BI, RES); input [7:0] A; input [7:0] B; input BI; output [7:0] RES; assign RES = A - B - BI; endmodule 本设计保存在本书配套资源eda_verilog\example6_11 目录下 乘法操作HDL描述 --8位与4位无符号数相乘的例子 module v_multipliers_1(A, B, RES); input [7:0] A; input [3:0] B; output [11:0] RES; assign RES = A * B; endmodule 本设计保存在本书配套资源eda_verilog\example6_12 目录下 除法操作HDL描述 --无符号8位除法运算的例子 module div( input [7:0] numerator, input [7:0] denominator, output [7:0] quotient, output [7:0] remainder ); assign quotient=numerator/denominator; assign remainder=numerator % denominator; endmodule 本设计保存在本书配套资源eda_verilog\example6_13 目录下 数据运算操作HDL描述 --算术逻辑单元HDL描述 前面介绍了加法器和减法器电路的设计。通过增加一些 逻辑操作，设计一个叫做算术/逻辑单元ALU的模块。 由于ALU包含了所希望实现的功能集的电路，因此很容 易替换/扩展来包含不同的操作。 数据运算操作HDL描述 --算术逻辑单元HDL描述 ALU操作 alusel[2:0] 功能 输出 000 传递a a 001 加 a+b 010 减1 a-b 011 减2 b-a 100 取反 not a