第6章 基本数字逻辑单元HDL描述（第3讲）.pdf

基本数字逻辑单元HDL描述 基本数字逻辑单元HDL描述 --时序逻辑电路HDL描述 时序逻辑电路的输出状态不仅与输入变量的状态有关，而 且还与系统原先的状态有关。  时序电路最重要的特点是存在着记忆单元部分；  时序电路主要包括：  触发器和锁存器  计数器  移位寄存器  脉冲宽度调制等。 时序逻辑电路HDL描述 --D触发器HDL描述 D触发器是数字电路中应用最多的一种时序电路。 D触发器真值表 输入 输出 CLR PRE CE D C Q 1 X X X X 0 0 1 X X X 1 0 0 0 X X 无变化 0 0 1 0 ↑ 0 0 0 1 1 ↑ 1 D触发器HDL描述 --带时钟使能和异步置位的D触发器描述 module v_registers_5 (C, D, CE, PRE, Q); input C, CE, PRE; input [3:0] D; output reg [3:0] Q; always @(posedge C or posedge PRE) begin if (PRE) Q = 4b1111; else if (CE) Q = D; end endmodule 该设计保存在本书配套资源\eda_verilog\example6_15 目录下 时序逻辑电路HDL描述 --Jk触发器HDL描述 JK触发器真值表 输入 输出 R S CE J K C Q 1 X X X X ↑ 0 0 1 X X X ↑ 1 0 0 0 X X X 无变化 0 0 1 0 0 X 无变化 0 0 1 0 1 ↑ 0 0 0 1 1 1 ↑ 翻转 0 0 1 1 0 ↑ 1