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学习情境三、数字钟电路设计与调试 一、知识要求： 了解触发器的基本概念，熟悉常见触发器的功能和应用方法。 掌握利用触发器进行时序逻辑电路设计的基本方法。 掌握常见集成计数芯片的功能和应用方法。 了解555定时芯片的功能和应用方法。 掌握时序逻辑电路的设计思想。 二、技能要求： 掌握典型时序逻辑电路的读图。 利用触发器进行简单时序逻辑电路的分析设计。 正确利用555电路制作信号发生器电路。 正确利用示波器测量时序逻辑电路的波形，观察分析时序逻辑状态。 能进行时序逻辑电路的分析制作、调试。 设计将组合逻辑电路、时序逻辑电路、信号发生器电路联系组成加减法电路（带显示功能）。 触发器 定义： 能够存储一位二进制数字信号的逻辑电路称为触 发器（Flip-Flop，简称FF）。 主要特征：具有“记忆”功能。 3.1 触发器的基本概念 3.1.1 基本RS触发器 ⒈ 电路组成 可由与非门和或非门组成。 ⒉ 逻辑功能 ⒊ 触发器的特点 ⑴ 有两个稳定状态，Q与 的电平总是以互补状态出现。 ⑵ 在外部信号触发作用下，可以由一种稳定状态转换到另一种稳定状态。 ⑶ 具有记忆功能，即外部触发信号消失后仍能维持原来的稳定状态。 ⒋ 触发器的分析方法 ⑴ 真值表 功能表表示触发器的次态与初态、输入信号之间的逻 辑关系。 ⑵ 时序波形图 时序波形图是触发器输出波形随输入信号波形变化而 变化的图形。 真值表 ⑶ 特征方程 特征方程是触发器输出函数的逻辑表达式和约束条件（必须满足的条件）。 与非门组成的基本RS触发器的特征方程： 或非门组成的基本RS触发器的特征方程： ⑷ 状态转换图 状态转换图是触发器从一种状态转换到另一种状 态时与输入信号之间的关系。 3.1.2 基本RS触发器的改进 ⒈ 钟控RS触发器 钟控RS触发器也称同步RS触发器，翻转可受统 一时钟脉冲控制。 缺点：存在“空翻”现象。 ⒉ 主从型RS触发器 由二个钟控RS触发器即主触发器F1和从触发器F2 串接而成。不存在“空翻”现象， 缺点：仍存在不定状态。 ⒊ 主从型JK触发器 无输出状态不定的问题 存在一次翻转特性，抗干扰能力较差。 ⒋ 边沿型触发器 根据时钟脉冲CP上升沿或下降沿时刻的输入信号转换输出状态。 ⒌ 初始状态的预置 称为异步置位端，权位最高。 3.1.3 触发器的触发方式 触发器的触发方式可有三种：电平触发、脉冲触发和边沿 触发。 ⒈ 电平触发 在CP脉冲电平有效期间，输出状态跟随输入信号变化而变 化。 特征：在CP=1时，可多次翻转，有“空翻”现象。 例如：钟控RS触发器。 ⒉ 脉冲触发 在CP脉冲有效期间，输出状态跟随输入信号变化而变化， 但一个脉冲周期内，输出状态只能变化一次，且在CP脉冲 下降沿翻转变化。 主从型RS触发器是跟随CP=1期间的最后一个输入有效信号 变化； 主从型JK触发器是跟随CP=1期间的第一个输入有效信号变 化。 ⒊ 边沿触发 边沿触发是输出状态跟随CP脉冲的上升沿或下降 沿时刻的输入信号变化。 ⒋ 触发器的触发方式与电路的结构形式关系 触发器的触发方式是由电路的结构形式决定的， 有固定的对应关系。 凡是采用钟控RS结构的触发器，无论其逻辑功能 如何，一定是电平触发方式； 凡是采用主从RS结构的触发器，无论其逻辑功能 如何，一定是脉冲触发方式； 凡是采用维持-阻塞结构、传输门延迟结构或两个 电平触发D触发器结构的触发器，无论其逻辑功能 如何，一定是边沿触发方式。 【例3-1】已知在CP=1期间SR（或JK）变化状态如 图示，设触发器初态Q=0，试分析钟控RS触发器、 主从型RS触发器、主从型JK触发器、上升沿JK触 发器和下降沿JK触发器输出端Q次态。 3.2 功能触发器 3.2.1 JK触发器 ⒈ JK触发器基本特征 ⑴ 功能表 ⑵ 特征方程 ⑶ 状态转换图 ⒉ 常用JK触发器典型芯片介绍 ⑴ 上升沿JK触发器CC 4027 ⑵ 下降沿JK触发器74LS112 【例3-2】已知边沿型JK触发器CP、J、K输入波形如图a所示，试分别按上升沿触发和下降沿触发画出其输出端Q波形（设Q初态为0）。 3.2.2 D触发器 ⒈ D触发器的基本特性 ⑴ 功能表 ⑵ 特征方程：Qn+1=D ⑶ 状态转换图 ⒉ 常用D触发器典型芯片介绍 ⑴ TTL D触发器74LS74 ⑵ CMOS D触发器CC 4013 【例3-4】 已知4013输入信号CP、Rd、Sd、D波形如图a所示，试画出输出信号Q波形（设初态Q=1）。 3.2.3 T触发器和T′触发器 ⒈ T触发器 ⑴ 逻辑符号 ⑵ 功能表 ⑶ 特征方程：Qn+1 =T +