10bit 500MS_s Pipeline-SAR ADC的设计学习资料.pdf

摘要 摘要 模数转换器（ADC ）作为现代通信系统中的关键电路，其性能直接决定了通信系统的整体性 能。在需要中等精度高速ADC 的应用场合，如无线网 802.11ac 通信协议等，流水线逐次逼近型模 数转换器 （Pipeline-SAR ADC）以其兼顾高速和低功耗的结构特点、对先进工艺兼容良好等优良特 性被广泛使用。 针对现代高速通信系统的应用场合，论文设计了一款10bit 500MS/s 的Pipeline-SAR ADC，其 系统架构为两级结构，两级SAR ADC 都实现6bit 的数据量化，级间放大器提供4 倍增益，设置2bit 级间冗余。在第一级SAR ADC 中，提出了一种基于自关断比较器的非环路（Loop-unrolled ）结构， 在每位比较完成后，通过自关断信号将当前位比较器关断，在不影响比较器锁存级保持数据的前提 下，极大减小了Loop-unrolled 结构的功耗；同时，针对 Loop-unrolled 结构多个比较器之间的失调 失配，采用了一种基于参考比较器的后台失调校准方法，参考比较器的引入使得该校准方法可以在 不增加额外校准时间的前提下完成后台校准，保证了系统的高速特性。级间放大器采用了一种增益 稳定的动态放大器，通过将动态放大器的增益构造为同种参数比例乘积的形式，实现增益稳定，并 对其工作时序进行了优化，避免了额外时钟相的引入。第二级SAR ADC 采用了两路交替比较器结 构，同时对两个比较器采用了前台失调校准，以避免引入额外的校准时间。由于级间放大器仅提供 4 倍增益，第二级的量化范围较小，本文在第二级电容阵列的设计上使用了非二进制冗余，以减小 DAC 建立误差造成的影响。本文还设计了数字码整合电路、全局时钟产生电路，以保证整个 Pipeline-SAR ADC 设计的完整性。 本文基于TSMC 40nm CMOS 工艺设计了具体的电路与版图。后仿真结果表明，在1.1V 电源电 压下，采样率为500MS/s 时，输入近奈奎斯特频率的信号，在tt 工艺角下，有效位数（ENOB ）达 到9.2 位，无杂散动态范围（SFDR）达到64.5dB，功耗为7.52mW，FoM 值为25.76fJ/conv.step ， 达到设计指标要求。 关键词：流水线逐次逼近型模数转换器，自关断比较器，非环路结构，动态放大器 I Abstract Abstract As a key circuit in modern communication system, the performance of analog-to-digital converter (ADC) directly determines the overall performance of communication system. Pipeline-SAR ADC (Pipeline-SAR ADC) is widely used in applications requiring medium-resolution and high-speed ADC, such as 802.11ac wireless communication protocol, because of its high-speed and low-power feature, and well-adapted in advanced CMOS technology. Aiming at the application of modern high-speed communication system,a 10bit 500MS/s low-power Pipeline-SAR ADC is designed in this thesis. The Pipeline-SAR ADC designed in this thesis is a