原创力文档- 1、本文档共2页，可阅读全部内容。
- 2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
- 3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
查看更多
1使用verilog语言设计一个3-8译码器。
2.源程序设计
module YMQ (A,Y);
input [2:0] A;
output [7:0] Y;
reg[7:0] Y;
always @ (A)
begin
case(A)
3b000 : Y=8
3b001 : Y=8
3b010 : Y=8
3b011 : Y=8
3b100 : Y=8
3b101 : Y=8
3b110 : Y=8
3b111 : Y=8
default :Y=8
endcase
end
Endmodule
3.RTL结构图：
4.时序仿真图
如时序图所示：当输入A为010时，3-8译码器输出Y即Y[2]为1，为上升沿。
当输入A为000时，3-8译码器输出Y即Y[0]为1，为上升沿。当输入A为101时，3-8译码器输出Y即Y[5]为1，为上升沿。后面都同理。
综上，该3-8译码器正确。
文档评论（0）