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集成电路设计实习集成电路设计实习IInttegrattedd CiCircuitits DDesiign LLabbs
单元实验二单元实验二
基于逻辑门的定制设计
2006-2007
Institute of Microelectronics Peking University All rights reserved
实验目的和实验安排
在实验1中我们学习了利用cadence的定制设计工具进行晶体
管级的电路设计，包括原理图输入（schematic editor ）、电
路仿真路仿真 （（ADE ））和定制版图设计和定制版图设计 （（virtuoso XL ））
在实验2 中我们学习基于门级电路的定制设计方法，即利用
基本门构建更大的电路
门级定制设计的目的是利用现有的设计资源快速构建原型设门级定制设计的目的是利用现有的设计资源快速构建原型设
计，评估设计方案，后续可以再通过器件级设计进一步优化；
其设计过程和工具的使用同器件级设计基本相同，只是设计
起点是门电路起点是门电路
完成全加器的设计
设计时间：1次课
Institute of Microelectronics, Peking University 集成电路设计实习－单元实验二 Page 2
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单元实验二：实验要求
电路功能正确，满足真值表
完成电路版图设计完成电路版图设计，，版图验证和电路提取后仿真等设计过程版图验证和电路提取后仿真等设计过程
按照标准单元的方法摆放基本单元版图，保持单元等高相邻
接接
版图放在第一象限，最左面单元的左下角位于坐标原点
工艺提供3层金属，设计中可以使用金属1和金属2作为基本
单元之间的互连（金属3留给顶层设计）
Institute of Microelectronics, Peking University 集成电路设计实习－单元实验二 Page 3
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单元实验二：实验内容
用基本单元设计全加器，即 A B Ci S Co
一位加法器 0 0 0 0 0
输入信号：Ci，A ，B，其中Ci 0 0 1 1 0
为进位输入信号，A ，B为本位的 0 1 0 1 0
输入信号输入信号，，即被加数和加数即被加数和加数 0 1 1 0 1
输出信号：Co，S，其中Co为 1 0 0 1 0
本位的进位输出信号本位的进位输出信号，，SS为本位的为本位的
11 00 11 00 11
和信号
1 1 0 0 1
真值表：根据真值表可以得到全
11 11 11 11 11
加器的逻辑功能
S A =⊕B ⊕Ci Co AB +BCi +CiA
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