8位并入并出移位寄存器(改).docVIP

工作原理：当移位信号到来时，对寄存器中的二进制数进行移位操作，可选择进行右移（高位到低位移动）、左移（低位到高位移动）或者是并置输入。 程序如下： LIBRARY IEEE; --并入并出移位寄存器 USE IEEE.STD_LOGIC_1164.ALL; ENTITY shifter IS PORT ( data : IN STD_LOGIC_VECTOR (7 DOWNTO 0); shift_left: IN STD_LOGIC; shift_right: IN STD_LOGIC; clk: IN STD_LOGIC; clr : IN STD_LOGIC; mode : IN STD_LOGIC_VECTOR (1 DOWNTO 0); qout : BUFFER STD_LOGIC_VECTOR (7 DOWNTO 0) ); END shifter; ARCHITECTURE behave OF shifter IS BEGIN PROCESS BEGIN WAIT UNTIL RISING_EDGE(clk) ; --等待时钟上升沿 IF (clr = 1) THEN qout = ELSE CASE mode IS WHEN 01 = qout=shift_right qout(7 DOWNTO 1);--右移 WHEN 10 = qout=qout(6 DOWNTO 0) shift_left; --左移 WHEN 11 = qout = data; -- 并行加载 WHEN OTHERS = NULL; END CASE; END IF; END PROCESS; END behave; 当mode的值为“10”时左移，“01”时右移，“11”时并行加载。Clr的值为1时同步置零。 仿真图： 仿真分析： 第一个clk上升沿到来时，clr为高电平，qout输入置零。第二第三个时钟时，mode处于并行载入模式，qout输出分别为data输入的数值。当mode变为“01”时寄存器中的值右移并且右移信号处于低电平状态，所以在最高位加上一个“0”；当mode变为“10”时寄存器中的值左移并且左移信号处于高电平状态，所以在最低位加上一个“1”。 引脚分配： （左移右移信号分别接上频率不同的clk就可以省下两个按钮了。Data0~7接的是拨码开关，clr接AN1,mode1。。0接AN2、3，qout接8个彩灯。这个我们知道就好了，防止老师问了不知道。至于下载验证的现象，你就根据上面仿真的大概描述一下好了。）