定制单用途处理器 硬件.pptVIP

  1. 1、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
  2. 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  3. 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  4. 4、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  5. 5、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  6. 6、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  7. 7、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
1 嵌入式系统 定制硬件的软硬件协同设计 2 第二讲 主要内容 ? 概述 ? 组合逻辑 ? 时序逻辑 ? 算法的定制硬件设计 ? 算法定制硬件设计的优化 3 概述 处理器 ? 执行计算任务的数字电路 ? 控制器与数据通道 ? 通用目的:各种计算任务 ? 单用途:一个特定的计算任务 ? 定制单用途:非标准的任务 定制单用途 处理器特点 ? 快、小、低功耗 ? 高的 NRE 、更长的上市时间、 更小灵活性 Microcontroller CCD preprocessor Pixel coprocessor A2D D2A JPEG codec DMA controller Memory controller ISA bus interface UART LCD ctrl Display ctrl Multiplier/Accum Digital camera chip lens CCD 4 第二讲 主要内容 ? 概述 ? 组合逻辑 ? 时序逻辑 ? 算法的定制硬件设计 ? 算法定制硬件设计的优化 5 组合逻辑设计 A) 问题描述 若 a 为 1 ,或者 b 和 c 都为 1 ,则 y 为 1 。若 b 或 c 为 1 ,但 b 和 c 不同时为 1 (或 a , b , c 都为 1 ),则 z 为 1 。 D) 输出函数化简 00 0 1 01 11 10 0 1 0 1 0 1 1 1 a bc y y = a + bc 00 0 1 01 11 10 0 0 1 0 1 1 1 1 z z = ab + bc + bc a bc C) 输出函数 y = abc + abc + abc + abc + abc z = abc + abc + abc + abc + abc B) 真值表 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 1 0 0 0 0 0 0 Inputs a b c Outputs y z E) 逻辑门电路 a b c y z 6 RTL 级组合元件 使能输入 e ? 若 e=0 所有的输出为 0 进位输入标志 Ci ? sum = A + B + Ci 可以有多种状态 输出如进位、零 、符号等 . O = I0 if S=0..00 I1 if S=0..01 … I(m-1) if S=1..11 O0 =1 if I=0..00 O1 =1 if I=0..01 … O(n-1) =1 if I=1..11 和 = A+B ( 前 n 位 ) 进位 =A+B 的第 (n+1) 位 小于 = 1 if AB 等于 = 1 if A=B 大于 = 1 if AB O = A op B op 由 S. 来决定 n-bit, m x 1 选择器 O … S0 S(log m) n n I(m-1) I1 I0 … log n x n 译码器 … O1O0 O(n-1) I0 I(log n - 1) … n-bit 加法器 n A B n sum carry n-bit 比较器 n n A B less equalgreater n bit, m function ALU n n A B … S0 S(log m) n O 7 第二讲 主要内容 ? 概述 ? 组合逻辑 ? 时序逻辑 ? 算法的定制硬件设计 ? 算法定制硬件设计的优化 8 RTL 时序元件 Q = 0 若清除端 clear=1, I 若置入端 load=1 且时钟 clock=1, Q 其它 Q = 0 若清除端 clear=1, Q(prev)+1 若计数端 count=1 且 clock=1. clear n-bit 寄存器 n n load I Q shift I Q n-bit 移位寄存器 n-bit 计数器 n Q Q = 最低位 - 移位 - I 存入最高位 9 时序逻辑设计 A) 问题描述 设计一个时钟分频器, 每 4 个脉冲输出一个 1 。 0 1 2 3 x=0 x=1 x=0 x=0 a=1 a=1 a=1 a=1 a=0 a=0 a=0 a=0 B) 状态图 C) 实现模型 组合逻辑 状态寄存器 a x I0 I0 I1 I1 Q1 Q0 D) 状态表摩尔型 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 1 0 0 0 0 0 0 Inputs Q1 Q0 a Outputs I1 I0 1 0 0 0 x 10 时序逻辑设计 ( 续 .) 0 0 1 Q1Q0 I1 I1 = Q1Q0

文档评论(0)

wangyueyue + 关注
实名认证
文档贡献者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档