多核构架和并行计算.ppt

第二章多核构架与并行计算 计算机系统结构系8 主讲人:方娟 ●●●● ●●● E-mail:fangjuan@bjut.edu.cn ●●●●● ●●●● 2010-9·° ●@● ●●●● 多核构架 ●●0 ●●● ●0 按硬件层次分 芯片级 多核芯片 板级 22MB L2- Cache 机架级 网络级 ●网格 FP Un EXE Core EXE Core L2 Cache System 2013年3月29日星期五 (667MHz,S5333MB/s) ●@● ●●●● 板级多芯片多核 ●●● ●●● ●0 块主板上集成多个多核芯片 核核核核 核核核核 核核核核 核核核核 2013年3月29日星期五 ●@● ●●●● ●●0 片上多核处理器架构 ●●● ●片上多核处理器( Chip Multi-Processor,CMP)就是将 多个计算内核集成在一个处理器芯片中,从而提高计算能 力 按计算内核的对等与否,CMP可分为同构多核和异构多核 ●CPU核心数据共享与同步 ●总线共享 Cache结构:每个CPU内核拥有共享的二级或 级 Cache,用于保存比较常用的数据,并通过连接核 心的总线进行通信 ●基于片上互连的结构:每个CPU核心具有独立的处理单 元和 Cache,各个CPU核心通过交叉开关或片上网络等 方式连接在一起。 ●给程序开发者带来的挑战 2013年3月29日星期五 ●@● ●●●● 多核芯片 ●●● ●●● ●0 直以来,处理器芯片厂商都通过不断提高主频来提高处 理器的性能。但随着芯片制程工艺的不断进步,从体系结 构来看,传统处理器体系结构技术面临瓶颈,晶体管的集 成度已超过上亿个,很难单纯通过提高主频来提升性能, 而且主频的提高同时带来功耗的提高,也是直接促使单核 转向多核的深层次原因;从应用需求来看,日益复杂的多 媒体、科学计算、虚拟化等多个应用领域都呼唤更为强大 的计算能力。在这样的背景下,各主流处理器厂商将产品 战略从提高芯片的时钟频率转向多线程、多内核 2013年3月29日星期五 ●@● ●●●● 从功耗的角度看多核 ●●● ●●● ●0 ●CMOS芯片的功耗分为: ●静态功耗:CMOS芯片的输入输岀都没有变化时的功耗; 小,可忽略 ●动态功耗:CMOS芯片的输入输出有变化时的功耗。 2013年3月29日星期五 ●@● ●●●● ●●● ●●● ●0 芯片指标:频率f,电压V,功耗PoW ●f受制于v:V越高,f就越能达到较高的频率。(f的上 限和V成正比) OOMHZ A 50MH 2013年3月29日星期五 1.5v 此外 ●@● 衡量处理器性能的主要指标是每个时钟周期内可以执行的。 指令数(Pc: Instruction Per Clock)和处理器的主频 处理器性能=主频ⅹ|PC 处理器功耗正比于电流x电压X电压ⅹ主频 而主频正比于电压、|PC正比于电流 ●所以:“处理器功耗正比于主频的三次方” 处理器功耗正比于|PC 2013年3月29日星期五 ●@● ●●●● ●●0 ●●● ●0 A:100MHz和3v下工作 ●B:50MHz和1.5V下工作 ●C:50MHz和3v下工作。 显然,C点在浪费cPU的潜力 如果50MH的频率已经够了,应该100 选择B点。 所以,假设CPU总是工作在电压所 允许的最高频率上。为此 Pow= cf3 2013年3月29日星期五