设计分频器实现：输入时钟频率为50MHZ,输出400HZ、100HZ、25HZ、1HZ时钟.pdfVIP

.. 设计分频器实现：输入时钟频率为 50MHZ ，输出 400HZ 、 100HZ 、25HZ 、 1HZ 时钟 module div(clk_50MHz,clk_400Hz,clk_100Hz,clk_25Hz,clk_1Hz); input clk_50MHz; output clk_400Hz,clk_100Hz,clk_25Hz,clk_1Hz; reg clk_400Hz,clk_100Hz,clk_25Hz,clk_1Hz; reg [15:0] cnt1; always@(posedge clk_50MHz) if(cnt1==16d62499) begin cnt1=0; clk_400Hz=~clk_400Hz; end else cnt1=cnt1 1b1; reg [1:0] cnt2; always@(posedge clk