数字逻辑电路第4章2(09).pptVIP

4.2 数据选择器(Data Selector) 1.原理：在控制信号作用下，从多个输入中每次选中一个输出。因此又称多路开关(Multiplexer－MUX)。是计算机系统中使用最多的一类中规模器件。 例：4选1（4通道选1）数字选择器： 数据选择器的内部结构 2.数据选择器用于总线发送控制 3.多位结构的数字选择器 4位2选1 4.带控制端的数据选择器 5.有使能端的2位4选1数据选择器 6.选择器扩展: 16选1选择器 7.选择器扩展:用4选1选择器 扩展成16选1选择器 8.选择器扩展：用双4选1选择器(无E) 扩展成16选1选择器(1) 9.选择器扩展：用双4选1选择器(无E)  扩展成16选1选择器(2) 10.选择器扩展：带E的双4选1选择器 扩展成16选1选择器 11.译码器与数据选择器的比较 12.数据选择器与数据分配器 13.译码器与数据选择器的比较 都是与非，与或非逻辑的全组合 都可以有E控制端，用于扩展和选通 都可以实现逻辑函数（最小项的全组合） 扩展应用：译码器都要用E，选择器可以不用E（扩展时要先画真值表，找规律） 选择器的输出结构可以带有三态输出、OC门输出等结构，因此选择器可以用于总线发送器。 14.译码器实现逻辑函数 译码器输出可以看成是N个输入变量组成的2N个最小项,再经一级与非门,组成“与非-与非”逻辑，既可表达“与-或”表达式。 例如：F＝ABC+ABC+ABC=m1+m2+m7 15.数据选择器实现逻辑函数 数据选择器实现逻辑函数 16.8选1数据选择器实现4变量函数 4.3 编码器 (Encoder) 编码器(Encoder)原理 优先编码器(Priority Encoder) 8-3优先编码器 扩展应用：16-4 优先编码器 1.编码器(Encoder)原理 功能：将译码器反过来，对应输入的每一个状态，输出一个编码。 4-2编码，将输入的4个状态编成2位二进制数码； 8-3编码，将输入的8个状态编成3位二进制数码；BCD编码，将10个输入编成BCD码。 编码器(Encoder)原理 2.8421码编码器 8421码编码器 3.优先编码器 优先编码功能表 8 － 3优先编码器逻辑图 P125 图4－40 4. 8-3优先编码器扩展为16-4优先编码器 4.4 数据比较器 数据比较器功能表 数据比较器逻辑图 P129 图4－43 这是4位并行比较器，一次判断4位数大小。 按此思想可以推广到多位并行比较。 但是位数多了以后会出现组合爆炸，因此用分段比较。 1.分段比较:多片比较器构成更长位数的方法 比较器不仅输出比较结果，还要能接受其它片输出的结果。 4.5 运算器（算数逻辑单元 ALU） 十进制加法与二进制加法 加法器 四位串行进位加法器 快速加法器 16位加法器 算术运算逻辑单元 四位算术逻辑运算单元 功能 超前进位扩展器 我们所熟悉的十进制加法 计算器中用的加法，按照十进制数逐位相加。 将十进制数按二进制编码(BCD码),用4位二进制表示一位十进制。典型的是8421 码和余3码。 8421码和余3码十进制数如何直接运算 BCD码和余3码十进制数如何直接运算 1位二进制全加器的设计与实现 （不考虑进位叫半加，考虑进位叫全加） 全加器逻辑的卡诺图化简 实现方案一 实现方案二 实现方案三 1）加法器的扩展 2）加法器的应用：用283实现1位8421BCD的加法运算 ⑴结果需要调整，其调整条件为： DC=C4+S3S2+S3S1 ⑴结果需要调整，其调整条件为： DC=C4+S3S2+S3S1 加法器的级连 集成二进制4位超前进位加法器 5.1.3 加法器的应用 1、8421 BCD码转换为余3码 BCD码+0011=余3码 2、二进制并行加法/减法器 C0-1＝0时，B?0=B，电路执行A+B运算；当C0-1＝1时，B?1=B，电路执行A－B=A+B运算。 0 A6A5A4 0 B6B5B4 A3A2A1A0 B3B2B1B0 74LS283级联构成7位二进制数加法电路 例3 加法器的扩展与应用 0 S7 S6 S5 S4 S3 S2 S1 S0 S3 S2 S1 S0 Co 74283 Ci A3A2A1A0 B3B2B1B0 S3 S2 S1 S0 Co