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实验报告册
课程名称： Verilog HDL 数字系统设计
实验项目名称： 频率可变的任意波形发生器
学 院： 电子科学与技术
专 业： 微电子
班 级： 二班
报 告 人： 黄日才
学 号： 2008160120
指导教师： 刘春平 老师
实验时间： 2010.12.06 — 2011.01.06
提交时间： 2011.01.06
实验结论 ：
经过不断的试验，最终完成了该实验设计的基本要求，输出四种不同
的波形实现信号频率可调， 并且在这基础上调用了 FPGA 芯片集成锁相环，
增加了输出信号幅度可调。经过测试显示输出波形信号稳定。
一、 实验目的
利用 DE2 实验板和 DVCC 试验箱的 DA 转换器设计出可出任意波形且频率
可调的信号发生器，也就是基于 FPGA 的用 Verilog 描述的直接数字频率合成器
（DDS）。
二、 设计方案及其原理说明：
DDS 是一种把数字信号通过数 /模转换器转换成模拟信号的合成技术。它由
相位累加器、相幅转换函数表、 D/A 转换器以及内部时序控制产生器等电路组成。
参考频率 f_clk 为整个合成器的工作频率 , 输入的频率字保存在频率寄存器
中, 经Ｎ位相位累加器 , 累加一次 , 相位步进增加 , 经过内部 ROM波形表得到相应
的幅度值 , 经过 D/A 转换和低通滤波器得到合成的波形。△ P 为频率字 , 即相位增
量 ; 参考频率为ｆ _clk; 相位累加器的长度为Ｎ位 , 输出频率ｆ _out 为：
F_out——输出信号的频率； N————相位累加器的位数；
△P———频率控制字（步长） ；F_clk ——基准时钟频率。
1、系统总体设计方案框架图：
FPGA
图 1-1 系统总体设计方案
2、四种波形单周期的取样示意图：
3、本实验采用每个周期取样 16 次，以便产生的波形更加的平滑。
函数查找表的设计： （十进制）
地址（ 8 位二进制） rom 的值
0 120
1 165
2 204
3 230
4 240
5 230
6 204
7 165
8 120
9 74
10 35
11 9
12
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