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异步设计文档一概述在大规模或设计中多时钟系统往往是不可避免的这样就产生了不同时钟域数据传输的问题其中一个比较好的解决方案就是使用异步来作不同时钟域数据传输的缓冲区这们既可以使相异时钟域数据传输的时序要求变得宽松也提高了它们之间的传输效率此文内容就是阐述异步的设计二设计原理结构框图如上图所示的同步模块其作用是把读时钟域的读指针采集到写时钟域然后和写指针进行比较从而产生或撤消写满标志位类似地同步模块的作用是把写时钟域的写指针采集到读时钟域然后和读指针进行比较从而产生或撤消读空标志位另外还有写指针和写
异步FIFO设计文档
一、概述
在大规模ASIC或FPGA设计中，多时钟系统往往是不可避免的，这样就产生了不同时钟域数据传输的问题，其中一个比较好的解决方案就是使用异步FIFO来作不同时钟域数据传输的缓冲区，这们既可以使相异时钟域数据传输的时序要求变得宽松，也提高了它们之间的传输效率。此文内容就是阐述异步FIFO的设计。
二、设计原理
2.1结构框图
Fig. 2.1.1
如上图所示的同步模块synchronize to write clk，其作用是把读时钟域的读指针rd_ptr采集到写时钟（wr_clk）域，然
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