四位十进制频率计(EDA).doc

四位十进制频率计 设 计 报 告 目 录 TOC \o 1-3 \h \u 17947 一、 题目分析 3 29 1、设计原理 3 31701 二、 设计方案 3 25579 1、 顶层实体描述 3 20639 2、 模块划分 4 14223 3、 模块描述 4 26567 4、 顶层电路图 5 9079 三、 方案实现 5 22800 1、 各模块仿真及描述 5 21816 2、 顶层电路仿真及描述 6 17682 四、硬件测试及说明 7 22275 五、 结论 7 4456 六、课程总结 7 4993 七、 附录（源程序，加中文注释） 8 13195 1、频率计顶层文件 8 29147 2、测频控制电路 9 26447 3、16位锁存器 9 4795 4、16位计数器 10 22095 5、十进制加法计数器 10 一、 题目分析 1、设计原理 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1S的输入信号脉冲计数允许的信号；1S计数结束后，计数值被锁入锁存器，计数器清零，为下一测评计数周期做好准备。测频控制信号可以由一个独立的发生器来产生。 2、设计要求： FTCTRL的计数使能信号CNT_EN能产生一个1S脉宽的周期信号，并对频率计中的16位计数器couter16D的ENABL使能端进行同步控制。当CNT_EN高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上升沿将计数器在前一秒钟的计数值锁进锁存器REG16D中，并由外部的十进制7段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清零信号而不断闪烁。锁存信号后，必须有一清零信号RST_CNT对计数器进行清零，为下一秒的技术操作做准备。 实现功能 当输入一个待测频率时，在测频信号的控制下，可以通过外部的7段译码器显示出其频率值。 二、 设计方案 1、 顶层实体描述 图1：四位十进制频率计顶层实体 图2：测频控制电路实体 图3: 16位计数器实体 图4: 16位锁存器实体 图5：十进制加法计数器实体 2、 模块划分 四位十进制频率计 四位十进制频率计 16位锁存器测频控制电路 16位锁存器 测频控制电路 16位计数器 16位计数器 十进制加法计数器 十进制加法计数器 设计一个四位十进制频率计，首先需要一个测频控制电路来产生一个脉宽为1S的输入信号脉冲计数允许的信号；然后需要一个16位计数器进行计数，由于我们设计的是四位的十进制的频率计，所以还需要用4个十进制的加法计数器来构成所需要的计数器；在技计数完成之后还需要一个锁存器将计数值进行锁存，从而使显示的数值稳定。 3、 模块描述 （1）四位十进制频率计顶层 该模块即为我们最终所要实现的模块，即给定一个频率后，我们可以在外部显示上看到待测频率的频率值。 测频控制电路 该模块用于产生产生一个脉宽为1S的输入信号脉冲计数允许的信号，以便于后面模块的使用。 （3）16位计数器 该模块用于在1S脉宽的周期信号对待测频率的周期进行计数，从而得到待测频率的频率值。 （4）16位锁存器 该模块用于将计数器产生的最终的计数值进行锁存，从而使显示的数值稳定。 十进制加法计数器 该模块用于产生设计所要求的十进制的计数器，从而构造成我们所需要的计数器。 4、 顶层电路图 16位计数器由四个十进制的加法计数器组成 三、 方案实现 1、 各模块仿真及描述 （1）测频控制电路的仿真 在CLKK时钟的控制下，计数使能信号CNT_EN能产生一个一定脉宽的周期信号（后面用于产生1S脉宽的周期信号），在停止计数期间，一个锁存信号LOAD的上升沿将计数器在前一秒钟的计数值锁进锁存器REG16D中。清零信号RST_CNT对计数器进行清零，为下一秒的技术操作做准备。 （2）16位计数器的仿真 从波形图中可以看出，当清零信号CLR置0，计数使能信号置1时，计数器以十进制的方式对所给的周期信号的周期进行计数。 （3）16位锁存器的仿真 从波形图中可以看出，当LK置1时，锁存器对所给的数值进行锁存，并且使输出的锁存的数值保持不变，这将在后面的外部显示时使数值保持稳定。 （4）十进制加法计数器的仿真 从波形图中可以看出，