数电专业课程设计方案报告数字钟的设计.docVIP

数电课程设计汇报 设计背景和要求 设计要求 系统概述 2.1设计思想和方案选择 2.2各功效块组成 2.3工作原理 第三章 单元电路设计和分析 3.1各单元电路选择 3.2设计及工作原理分析 第四章 电路组构和调试 4.1碰到关键问题 4.2现象统计及原因分析 4.3处理方法及效果 4.4功效测试方法，步骤，统计数据 第五章 结束语 5.1对设计题目标结论性意见及深入改善意向说明 5.2总结设计收获和体会 附图（电路总图及各个模块详图） 参考文件 第一章 设计背景和要求 一．设计背景和要求 在公共场所，比如车站、码头，正确时间显得尤其关键，不然很有可能给外出办事即旅行袋来麻烦。数字钟是一个用数字电路技术实现时、分、秒计时装置，和机械式时钟相比含有更高正确度和直观性，且无机械装置，含有更长使用寿命，所以得到了广泛使用。数字钟是一个经典数字电路，包含了组合逻辑电路和时序电路。 设计一个简易数字钟，含有整点报时和校时功效。 （1）以四位LED数码管显示时、分，时为二十四进制。 （2）时、分显示数字之间以小数点间隔，小数点以1Hz频率、50%占空比亮、灭规律表示秒计时。 （3）整点报时采取蜂鸣器实现。每当整点前控制蜂鸣器以低频鸣响4次，响1s、停1s，直到整点前一秒以高频响1s，整点时结束。 （4）才用两个按键分别控制“校时”或“校分”。按下校时键时，是显示值以0~23循环改变；按下“校分”键时，分显示值以0~59循环改变，但时显示值不能改变。 二．设计要求 电子技术是一门实践性很强课程，加强工程训练，尤其是技能培养，对于培养学生素质和能力含有十分关键作用。在电子信息类本科教学中，课程设计是一个关键实践步骤，它包含选择课题、电子电路设计、组装、调试和编写总结汇报等实践内容。经过此次简易数字钟设计，初步掌握电子线路设计、组装及调试方法。即依据设计要求，查阅文件资料，搜集、分析类似电路性能，并经过组装调试等实践活动，使电路达成性能要求。 第二章 系统概述 2.1设计思想和方案选择 方案一 ，利用数字电路中学习六十进制和二十四进制计数器和三八译码器来实现数字中时间显示。 方案二，利用AT89S51单片机和74HC573八位锁存器和利用C语言对AT89S51进行编程来实现数字钟时间显示。 因为方案一经过数电学习我们全部比较熟悉，而方案二比较复杂，包含到比较多我们没学过内容，所以选择方案一来实施。 简易数字钟电路主体部分是三个计数器，秒、分计数器采取六十进制计数器，而时计数器采取二十四进制计数器，其中分、时计数器计数脉冲由 校正按键控制选择秒、分计数器溢出信号或校正10Hz计数信号。计数器输出经过七段译码后显示，同时经过数值判定电路控制蜂鸣器报时。 2.2各功效块组成 分频模块，60进制计数器模块，24进制计数器模块，4位显示译码模块，正点报时电路模块，脉冲按键消抖动处理模块 2.3工作原理 一．简易数字钟基础工作原理是对1Hz标准频率（秒脉冲）进行计数。当秒脉冲个数累计满60后产生一个分计数脉冲，而分计数脉冲累计满60后产生一个时计数脉冲，电路关键由3个计数器组成，秒计数和分计数为六十进制，时计数为二十四进制。将FPGA开发装置上基按时钟OSC作为输入信号经过设计好分频器分成1Hz~10MHz8个10倍频脉冲信号。1Hz脉冲作为秒计数器输入，这么实现了一个基础计时装置。经过4位显示译码模块，能够显示出时间。时间显示范围为00时00分~23时59分。 二．当需要调整时间时，可使用数字钟时校正和分校正进行调整，数字钟中时、分计数器全部有两个计数脉冲信号源，正常工作状态时分别为时脉冲和分脉冲；校正状态时全部为5~10Hz校正脉冲。这两种状态切换由脉冲按键控制选择器S端来实现。为了更正确设定时间，需要对脉冲按键进消抖动处理。 三．电路在整点前10 秒钟内开始控制蜂鸣器报时，可采取数字比较器或逻辑门判定分、秒计数器状态码值，以不一样频率脉冲控制蜂鸣器鸣响。 第三章 单元电路设计和分析 3.1各单元电路选择 （1）分频模块，设计一个8级倍率为10 分频电路，输出频率分别为1Hz 、10Hz、100 Hz、1k Hz、10k Hz、100k Hz、1 MHz、10MHz8组占空比为50%脉冲信号。 （2）60进制计数器模块，采取两片74161级联。 （3）24进制计数器模块，采取两片74161级联。 （4）4位显示译码模块，由分频器，计数器，数据选择器，七段显示译码，3-8线译码器组成一个4位LED数码显示动态扫描控制电路。其中4位计数器用74161，数据选择器用74153，七段显示译码器部分采取AHDL硬件描述语言设 计。 （5）正点报时电