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.. 数字逻辑课程设计 姓名：张振华 班级：网 124 学号： 129074422 ;. .. 一、设计任务要求 数字时钟是由振荡器、分频器、计秒电路、计分电路、计时电路组成。计时采 用 24h 和 12h 两种。当接通电源或数字钟走时出现误差， 都需要对数字钟作时、 分、秒时间校正。本次设计的具体要求如下： 1、显示时、分、秒的十进制显示，采用 24 小时制。 2、校时功能。 3、整点报时。 二、设计思路 1、数字钟的组成原理图 数字式电子钟实际上是一个对标准 1Hz 进行计数的计数电路 ! 秒计数器满 后向分计数器进位 ,,分计数器满 60 后向时计数器进位 , 时计数器按 24 翻 1 规律计数 , 计数输出经译码器送 LED 显示器 ,由于计数的起始时间不可能与标准 时间一致 ,故需要在电路上加上一个校时电路。 同时标准的 1Hz 时间信号必须做 ;. .. 到准确、稳定，通常使用石英晶体振荡器电路构成， 如下图所示为数字式电子钟 的构成原理框图。 时显示器 分显示器 秒显示器 时译码器 分译码器 秒译码器 时计数器 时计数器 时计数器 校时电路 振荡器 分频器 2、数字钟设计方案 为完成上述功能， 可以把数字钟系统划分为三部分： 时针源（即标准秒钟的产生 电路）主体电路，扩展电路。主体电路 EDA 设计又可划分为计时电路、校时电 路、译码显示电路 3部分。 3、底层电路设计 时针源——晶体振荡器电路给数字式电子钟提供一个频率稳定、准确的 ;. .. 32768Hz 的方波信号 ,将 32768Hz 的高频方波信号经 32768 次分频后得到 1Hz 的方波信号供秒计数器进行计数 ,实现该分频功能的计数器相当于 15 级二进制 计数器。 计时电路——时间计数器电路由秒个位、 秒十位计数器，分个位、分十位 计数及时个位、时十位计数电路构成。其中，秒个位和秒十位计数器，分个位和 分十位计数为六十进制计数器， 而根据设计要求时个位和时十位构成的为二十四 进制计数器，时间计数单元共有：时计数，分计数和秒计数 3 部分，根据设计要 求时计数单元为一个二十四进制计数器，共输出为两位 8421BCD 码形式；分计 数和秒计数单元为六十进制计数器 !，共输出也为两位 8421BCD 码。图1 和图 2 分 别给出了 60 进制计数器和 24 进制逻辑图。 ;. .. 图一、 60 进制计数器 图二、 24 进制计数器 校时电路——当刚接通电源或走时出现误差时都需要对时间进行校正。 对时 间的校正是通过截断正常的计数通路， 而用频率较高的方波信号加到其需要校正 的计数单元的输入端 ! 这样可以很快使校正的时间调整到标准时间的数值， 这时 再将选择开关打向正常时就可以准确走时了。如图 3 所示为时、分、秒校时的校 时电路。在校时电路中，其实现方法是采用计数脉冲和计数使能来实现校时的。 ;. .. 译 码 显 示 电 路——为了将计数器输出的 8421BCD 码显示出来，须用显 示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定 的电流，这种译码器通常称为七段译码显示驱动器电路， 本设计可选器件 7447 为译码驱动电路。译码驱动电路将计数器输出的 8421BCD 码转换为数码管需要 的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。 4、数字钟顶层电路设计 首先按前面的设计方案进行低层模块的设计与编辑仿真， 正确无误后，即可 将设计的低层模块转化为与之相对应的元件符号， 而后我们就可以用这些元件符 号来设计数字钟的顶层原理图，如图 4所示。本设计中要仿真的对象为数字钟， 须设定一个 1Hz 的输入时钟信号和一个校时脉冲 SET,模拟的设置开关信号 MODE 的波 形 , 为了 能够看到合适的 仿真 结果 , 假定网 络时间 (Girl Size) 为 10.0ns ，总模拟的时间（ END TIME ）为 3ms 。 ;. .. 三、软件仿真 1、60 进制计数器的仿真结果如下： 进制计数器仿真波形图 2、24 进制计数器仿真结果如下： ;. .. 进制计数器仿真波形图 3、数字钟的顶层电路仿真结果如下： 数字钟的顶层电路波形仿真图 ;. .. 四、讨论 数字时钟基于 MAX+ plus II设计 , 经过软件仿真并下载到硬件 ( 电子 EDA 实验开发系统 ) 实现 , 结果表明本设计是合理可行的 ,但是感觉很繁琐， 是不是可 以考虑一种过程简单一点的呢？通过查阅大量资料发现是可以的。 其另一种设计 思想及方法是以语言描述为主 , 原理图设计相结合。 但是使用过多可能会导致编 译失败。所以在设计的过程中， 如何取舍是一个难题， 本人认为对于我这样基础 不是很扎实的，采用前者是比较合理的。 五、参