Verilog组合逻辑设计.docxVIP

实用文案 电 子 科 技 大 学 实 验 报 告 学生姓名： ZYZ 学 号： 2014060103026 指导教师： DJ 一、实验项目名称： Verilog 组合逻辑设计 二、实验目的： 使用 ISE 软件和 Verilog 语言进行组合逻辑的设计与实现。 三、实验内容： 1．3-8 译码器的设计和实现。 2．4 位并行进位加法器的设计和实现。 3．两输入 4 位多路选择器的设计和实现。 实验要求如下： 1．采用 Verilog 语言设计，使用门级方式进行描述。 2．编写仿真测试代码。 3．编写约束文件，使输入、输出信号与开发板的引脚对应。 4．下载到 FPGA开发板，拨动输入开关，观察 Led 灯的显示是否符合真值表。 四、实验原理： 1．74x138 译码器是输出低有效的 3-8 译码器。表 1 所示为 74x138 译码器的真值表。 表 1 74x138 译码器的真值表 输入 输出 G1 G2A_L G2B_L C B A Y7_L Y6_L Y5_L Y4_L Y3_L Y2_L Y1_L Y0_L 0 x x x x x 1 1 1 1 1 1 1 1 x 1 x x x x 1 1 1 1 1 1 1 1 x x 1 x x x 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 0 0 1 0 1 1 1 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 0 1 1 1 标准文档 实用文案 1 0 0 1 0 0 1 1 1 0 1 1 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 0 0 1 1 0 1 0 1 1 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 1 1 根据 3-8 译码器的真值表，可得输出的函数表达式为 G1 G 2 A _ L G 2B _ L Y0 _ L C B A G Y1_ L C B A G Y2 _ L C B A G Y3_ L C B A G Y4 _ L C B A G Y5_ L C B A G Y6 _ L C B A G Y7 _ L C B A G 根据上述函数表达式，可画出逻辑电路图为。 图 1 3-8 译码器的逻辑电路图 标准文档 实用文案 数据选择器的逻辑功能是根据地址选择端的控制，从多路输入数据中选择一路数据输出。因此，它可实现时分多路传输电路中发送端电子开关的功能，故又称为复用器（ Multiplexer ）, 并用 MUX来表示。 2 2 输入 1 位多路选择器的真值表 数据输入 选择控制 S 输出 Y D0 D1 0 0 0 0 0 1 0 0 1 0 0 1 1 1 0 1 0 0 1 0 0 1 1 1 1 0 1 0 1 1 1 1 选 1 数据选择器的真值表如表 1 所示，其中， D0、D1 是 2 路数据输入， S 为选择控制端， Y 为数据选择器的输出，根据真值表可写出它的输出函数表达式 为： Y SD0 SD1 如果输入再加上低有效的输入使能端，则输出的表达式变为 Y EN _ L (SD0 SD1) EN _ L S D0 EN _ L S D1 根据上述函数表达式，可画出 2 输入 4 位多路选择器的逻辑电路图为。 图 2 2 输入 4 位多路选择器的逻辑电路图 标准文档 实用文案 1 位全加器的真值表如下 3 1 位全加器的真值表 输入变量 输出变量 A B Ci Ci+1 S 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 0 根据真值表，输出表达式为： S ABCi ABCi ABCi ABCi A B Ci Ci+1 ABCi ABCi ABCi ABCi ( A B)Ci AB 对于 4 位并行加法器，可以按入下公式进行设计 gi Ai Bi pi Ai Bi Ci 1 gi pi Ci C1 g0 p0 C0 C2 g1 p1 C1 g1 p1 ( g0 p0 C0 ) g1 p1 g0 p1 p0 C0 C3 g2 p2 C2 g2 p2 ( g1 p1 g0 p1 p0 C0 ) g2 p2 g1 p2 p1 g0 p2 p1 p0 C0 C4 g3 p3 C3 g3 p3 ( g2 p2 g1 p2 p1 g0 p2 p1 p0 C0 ) g3 p3 g2 p3 p2 g1 p3 p2