周仕成_5080309600_VHDL实验报告.docxVIP

F0803017 周仕成 5080309600 VHDL 实验报告 ――F0803017 周仕成 5080309600 目 录 实验三. 4 位可逆计数器，4 位可逆二进制代码－格雷码转换器设计 2 实验六. 序列检测器的设计 5 实验七. 基于 ROM 的正弦波发生器的设计 8 实验八. 数字密码锁的设计与实现 13 1 F0803017 周仕成 5080309600 实验三. 4 位可逆计数器，4 位可逆二进制代码－格雷码转 换器设计 [设计思路及步骤]： 4 位可逆计数器： 定义各个量：clk 为时钟输入(50MHz)，clk——div 为分频后的时钟，count 为分频计数，mode 为 SW17 模式控制，rst 为 KEY3 异步复位开关； 本实验的时钟输入为 50MHz，定义为 clk，为此设计时需要将其分频为 50Hz， 需 225 分频，因此，代码中，需要有一个 count 作为一个 225 计数器，同时，定义分频后的时钟为 clk_div； 在主程序中，count 从 0 计数到 224-1，检测时钟输入 clk,在 clk 触发上升沿时，使 count 加 1，当 count 为 224-1 时，clkout 作一次 not 变换，如此便达到分频的目的。 分频结束后，需要在另一个 process 中，首先检测是否异步复位开关