用verilog语言设计简单计算器.docVIP

目录 TOC \o 1-3 \u 第一章设计任务及要求 1 1.1课程设计依据 1 1.2课程设计内容 1 1.3课程设计要求 1 第二章 设计思绪 1 2.1设计原理 1 2.1.1计算器原理 1 2.1.2数码管显示原理 2 2.1.3 8位扫描原理 2 2.2设计总体框图 3 第三章 设计源序及分析 3 3.1计算器模块 3 3.1.1计算器源程序 3 3.1.2模块分析 4 3.2数码管显示模块 4 3.2.1数码管源程序 4 3.2.2模块分析 5 3.3循环扫描模块 5 3.3.1循环扫描程序 5 3.3.2模块分析 6 3.4总程序 6 3.4.1总体源程序 6 3.4.2程序分析 8 第四章 序仿真结果及分析 9 4.1计算器设计仿真及分析 9 4.2数码管仿真图及分析 9 4.3总体仿真图 10 第五章 结果验证 11 5.1试验结果及分析 11 第六章心得体会 11 第七章 参考文件 12 第一章设计任务及要求 1.1课程设计依据 在掌握常见数字电路功效和原理基础上，依据EDA技术课程所学知识，利用硬件描述语言Verilog HDL、EDA软件Quartus II和硬件平台Cyclone/Cyclone II FPGA进行电路系统设计。 1.2课程设计内容 设计一个简单计算器，输入为8位二进制数，分别用两位数码管显示，输出计算结果为16位二进制数，并用四位数码管显示，能够实现+、-、 *、/ 四种运算，其中除法结果显示分为商和余数两部分，分别用两位数码管显示。 1.3课程设计要求 要求独立完成设计任务。 课程设计说明书封面格式要求见《天津城市建设学院课程设计教学规范》附表1。 课程设计说明书要求简练、通顺，计算正确，图纸表示内容完整、清楚、规范。 测试要求：依据题目标特点，采取对应时序仿真或在试验系统上观察结果。 课程设计说明书要求： 说明题目标设计原理和思绪、采取方法及设计步骤。 系统框图、Verilog语言设计程序或原理图。 对各子模块功效和各子模块之间关系做较具体描述。 具体说明调试方法和调试过程。 说明测试结果：仿真时序图和结果显示图，并对其进行说明和分析。 第二章 设计思绪 2.1设计原理 2.1.1计算器原理 Verilog语言中可直接用运算符+、-、*、/、%来实现四则运算，系统会依据程序自动综合出对应计算器。 2.1.2数码管显示原理 7段数码是纯组合电路，通常小规模专用IC，如74或4000系列器件只能作十进制BCD码译码，然而数字系统中数据处理和运算全部是2进制，所以输出表示全部是16进制，为了满足16进制数译码显示，最方便方法就是利用译码程序在FPGA/CPLD中来实现。设计7段译码器，输出信号LED7S7位分别接图一数码管7个段，高位在左，低位在右。比如当LED7S输出为“1101101”时，数码管7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平段发亮，于是数码管显示“5 图一 共阴数码管及其电路 2.1.3 8位扫描原理 图二所表示是8位数码扫描显示电路，其中每个数码管7个段： g、f、e、d、c、b、a全部分别连在一起，8个数码管分别由8个选通信号k1、k2、…k8来选择。被选通数码管显示数据，其它关闭。如在某一时刻，k3为高电平，其它选通信号为低电平，这时仅k3对应数码管显示来自段信号端数据，而其它7个数码管展现关闭状态。依据这种电路情况，假如期望在8个数码管显示期望数据，就必需使得8个选通信号k1、k2、…k8分别被单独选通，并在此同时，在段信号输入口加上期望在该对应数码管上显示数据，于是伴随选通信号扫变，就能实现扫描显示目标。  图二 8位数码驱动显示电路 扫描电路经过可调时钟输出片选地址SEL[2..0]。由SEL[2..0] 经过3-8译码器决定了8位中哪一位显示，SEL[2..0]改变快慢决定了扫描频率f扫描快慢。扫描频率大于人眼分辨率时，展现出八个数码管同时点亮。 2.2设计总体框图 计算模块输出模块 计算模块 输 出 模 块 输 入 模 块 扫描模块 扫描模块 显示模块 显示模块 图三 设计总体框图 第三章 设计源序及分析 3.1计算器模块 3.1.1计算器源程序 mdule jsq(a,b,c,out); input[7:0]a,b; input[1:0]c; otput[15:0]out; reg [15:0]out reg[7:0]out1,out2; always@(a,b,c,out) case(c) 2b00:out=a+b; 2b01:out=a-b; 2b10:out=a*b; 2b11: begin out1=a/b; out2=a