实验七4选1多路选择器设计实验知识讲解.docxVIP

实验七 4 选1多路选择器设计实验 一、实验目的 进一步熟悉QuartusII的VHDL文本设计流程、组合电路的设计仿真和测试。 二、实验原理 四选一多路选择器设计时，试分别用IF_THEN语句、WHEN_ELSE和CASE 语句的表达方式写出此电路的 VHDL程序，要求选择控制信号s1和s2的数据类 型为 STD_LOGIC;当 s1= ‘0’，s0= ‘0’ ； s1= 0, s0=、’ ； s1= T , s0= ‘0’ 和 s1= 1, s0= ‘1’ 时，分别执行 y=a、y=b、y=c、y=d。 三、程序设计 其示意框图如下： 其中输入数据端口为a、b、c、d, s1、s2为控制信号，Y为输出。 令 s0s1= “00” 时，输出 y=a； 令 s0s1= “01 ”时，输出 y=b； 令 s0s1= “10” 时，输出 y=c； 令 s0s1= “11时，输出 y=d； 厂a 数据选择器输入 y b 数据选择器 数据 c 】d s0 s1 真值表如下: 输入 输出 x s0 s1 y a 0 0 a b 0 1 b c 1 0 c d 1 1 d  四、VHDL真实验 (1)用IF_THE时句设计4选1多路选择器 建立文件夹 D： \alteral\EDAzuoye\if_mux41, 启动 QuartusII 软件工作 平■台，打开并建立新工程管理窗口，完成创建