《集成电路设计原理》试卷及答案解读.docxVIP

电科《集成电路原理》期末考试试卷 一、填空题 1.（1?分） 年，第一次观测到了具有放大作用的晶体管。 2 ． （ 2 分 ） 摩 尔 定 律 是 指 。 3. 集 成 电 路 按 工 作 原 理 来 分 可 分 为 、 、 。 4.（4?分）光刻的工艺过程有底膜处理、涂胶、前烘、 、 、 、 和 去胶。 5. （ 4 分 ） MOSFET 可 以 分 为 、 、 、 四种基本类型。 6.（3?分）影响?MOSFET?阈值电压的因素有： 、 以及 。 V V7.（2?分）在?CMOS?反相器中，?， 分别作为?PMOS?和?NMOS?的 和 ； V V in out 为?PMOS?的源极和体端， 作为?NMOS?的源极和体端。 8．（2?分）CMOS?逻辑电路的功耗可以分为 和 。 9.（3?分）下图的传输门阵列中?V DD ??5V?,各管的阈值电压?V???1V?，电路中各节点的 T Y初始电压为?0，如果不考虑衬偏效应，则各输出节点的输出电压?Y?= V，?= V， Y 1 2 Y?= V。 3 VDD Y1 Y2 Y3 10.（6?分）写出下列电路输出信号的逻辑表达式：Y?= ；Y?= ； 1 2 Y?= 。 3 DDV DD C B  A?A  VDD  MP1  VDD Y1???????????????????????????????????????? Y1???????????????????????????????????????? Y3 B??????????????????????????????? Y2  D  D MP2 V1?V2 A?M1 B?????????M2?????????M3??????M4  C B A ?  MN1 MN2 二、画图题：（共?12?分） 1．（6?分）画出由静态?CMOS?电路实现逻辑关系?Y???ABD???CD?的电路图，要求使用的 MOS?管最少。 2.（6?分）用动态电路级联实现逻辑功能?Y???ABC?,画出其相应的电路图。 三、简答题：（每小题?5?分，共?20?分） 1.简单说明?n?阱?CMOS?的制作工艺流程，n?阱的作用是什么？ 2.场区氧化的作用是什么，采用?LOCOS?工艺有什么缺点，更好的隔离方法是什么？ 3.简述静态?CMOS?电路的优点。 4.简述动态电路的优点和存在的问题。 四、分析设计题：（共?38?分 1.（12?分）考虑标准?0.13???m?CMOS?工艺下?NMOS?管，宽长比为?W/L=?0.26?m?/?0.13?m?， 栅氧厚度为?t???2.6nm?，室温下电子迁移率?????220cm?2?/?V?s?，阈值电压?V?=0.3V,计 ox n T 算?V GS ??1.0?V、V DS ???0.3?V?和?0.9V?时?I?的大小。已知：????8.85??10?14?F?/?cm?， ? D?o  ox ??3.9?。 2．（12?分）如图所示，M1?和?M2?两管串联，且?V???V???V???V?，请问： B G T A 1)?若都是?NMOS，它们各工作在什么状态? 2)?若都是?PMOS，它们各工作在什么状态? 3)?证明两管串联的等效导电因子是?K eff???K1K?2?/(?K1???K?2?)?。 3．（14?分）设计一个?CMOS?反相器，要求在驱动?10fF?外部负载电容的情况下，输出 上升时间和下降时间都不能大于 40ps，并要求最大噪声容限不小于 0.55V。针对 0.13???m?工艺，已知：V TN ??0.30V?,?V????0.28V?,?????220cm?2?/?V?s?，????76cm2?/?V?s?， TP?n?p t???2.6nm?，????8.85??10?14?F?/?cm?，? ox o  ox ??3.9?，V DD ??1.2V?，ln14.33=2.66，ln14=2.64。 《集成电路原理》期末考试试卷?参考答案 一、填空题：（共?30?分） 1．（1?分）1947 2．（2?分）集成电路中的晶体管数目（也就是集成度）大约每?18?个月翻一番 3．（3?分）数字集成电路，模拟集成电路，数模混合集成电路 4．（4?分）曝光，显影，坚膜，刻蚀 5．（4?分）增强型?NMOS，耗尽型?NMOS，增强型?PMOS，耗尽型?PMOS 6．（3?分）栅电极材料，栅氧化层的质量和厚度，衬底掺杂浓度 7．（2?分）栅极，漏极，VDD，GND 8．（2?分）动态功耗，静态功耗 9．（3?分）4，3，2 10．（6?分）?(?A???B)C???D?，?AB???AB?，?AB???C 二、画图题：（共?12?分） 1．（6