集成电路VHDL课件 第(4)章.pptVIP

三、VHDL描述风格 行为描述 寄存器传输描述 结构化描述 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 分频器 分频器的基础是计数器，设计分频器的关键在于输出电平翻转的时机。下面使用加法计数器分别描述各种分频器的实现。 偶数分频器 实现占空比为50%的偶数N分频，一般来说有两种方案：一是当计数器计数到N/2-1时，将输出电平进行一次翻转，同时给计数器一个复位信号，如此循环下去；二是当计数器输出为0到N/2-1时，时钟输出为0或1，计数器输出为N/2到N-1时，时钟输出为1或0，当计数器计数到N-1时，复位计数器，如此循环下去。需要说明的是，第一种方案仅仅能实现占空比为50%的分频器，第二种方案可以有限度的调整占空比. 省略赋值操作符（OTHERS=X） 　　例中的CQI:=(OTHERS=’0’)等效于向CQI赋值”0000”,即: CQI:=“0000” 为了简化表达才使用短语“(OTHERS=’0’)”,这是一个省略赋值操作符,它可以在较多位的位矢量赋值中作省略化的赋值,如以下语句： 　　SIGNAL d1 : STD_LOGIC_VECTOR(4 DOWNTO 0); VARIABLE a1 : STD_LOGIC_VECTOR(15