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实验 45 验证性实验——计数器逻辑功能测试 一．实验目的 1．验证用触发器构成的计数器计数原理； 2．掌握测试中规模集成计数器功能的方法； 学习和掌握用中规模集成计数器接成任意进制计数器的方法； 二．实验原理 Q0 Q1 Q2 Q3 Rd Rd Q Rd Q Rd Q Rd Q CP0 CP1 CP2 CP3 C1 Q C1 Q C1 C1 1D 1D Q Q 1D 1D FF0 FF1 FF2 FF3 图 45-1 4 位二进制异步递增加法计数器 计数器种类很多， 有同步计数器和异步计数器两大类。 计数器中所触发器状态的变化都 在同一时钟操作下同时发生的称为同步计数器， 而在异步计数器中， 触发器状态的变化则不 是同时发生的。 根据计数制的不同， 又分为二进制计数器， 十进制计数器和任意进制计数器。 根据对脉冲个数进行增减运算的作用， 又分为递增加法、 递减减法计数器和可逆计数器。 还 有可预置数和可编程序功能计数器等。目前，不管是 TTL 还是 CMOS 集成电路，都有品种 较齐全的中规模集成计数器。 l ．用 D 触发器构成的异步二进制加／减计数器 用 4 只 D 触发器按图 45-1 所示连接起来可构成 4 位二进制异步加法计数器。由图知， 每只 D 触发器是接成 T’触发器的形式，时钟脉冲只作用在第一个 D 触发器 FF0 的 CP输入 端，每输入一个计数脉冲， FF0 就翻转一次。 由于 D 触发器是上升沿触发， 当 Q0 由 1 变 0、 Q0 由 0 变 1 时， FF1 翻转；当 Q1 由 1 变 0、 Q1 由 0 变 1 时， FF2 翻转，依此类推，可分析 出本电路是一个 4 位二进制加法计数器。由于 4 个 D 触发器不是同时工作，所以是异步计 数器。 分析其工作过程，可得出其状态图和时序图如图 45-2 和图 45-3 所示。 若将 图 45-1 所示 稍加改 动，断开 Q 与下一 级 CP 的连接 (仍保留 Q 端与本 级 1D 端的相 连， )，将低位触 发器的 Q 端与高一位的 CP 端相连接，即构成了一个 4 位二 进制减法 计数器，工作原理 读者 自行分析。 16 15 14 13 12 11 10 9 Q3Q2Q1Q VDD D0 CR BO CO LD D2 D3 CD40192 0000 0001 0010 0011 0100 0101 0110 0111 D1 Q1 Q0 CPDCPU Q2 Q3 V SS 1 2 3 4 5 6 7 8 (a)CD40192 引脚图 1111 1110 1101 1100 1011 1010 1001 1000 D 0 图 45-2 图 45-1 所示电路的状态图 Q0 D 1 Q1 CP D 2 D 3 Q2 Q0 Q3 CPU CPD Q1 CR CO Q2 BO LD (b)CD40192 逻辑符号图 Q3 2．中规模十进制计数器 CD40192 是专用的集成同步十进制可逆计数器， 双时钟输入， 具有清零和置数等功能， 其引脚排列及逻辑符号如图 45-4 所示，读数时要注意的是， Q3 和 D3 是最高位。 图 45-4 中 CD40192 各引脚功能介绍如下： LD — 非同步 (亦称异步 )置数端 CPU —加计数端 CPD— 减计数端 CO— 非同步进位输出端 BO — 非同步借位输出端 CR— 清除端 D 3、 D2、D 1、 D0— 计数器预置数输入端 Q3、 Q2、Q1、 Q0— 数据输出端 CD40192( 同 74LS192 ，二者可互换使用 )的功能如表 45-1 所示，说明如下： 表 45-1 CD40192 功能表 输 入 输 出 CR LD CPU CPD D 3 D 2 D1 D 0 Q3 Q2 Q1 Q0 1 ╳ ╳╳ ╳╳ ╳╳ 0 0 0 0 0 0 ╳╳d c b a d c b a 0 1 ↑ 1 ╳ ╳ ╳ ╳ 加计数 0 1 1 ↑ ╳ ╳ ╳ ╳ 减计数  当清除端 CR 为高电 平 “1时”，计数器直接清零，这种清零与 CP 脉冲无关 的方式称为异步清零； CR 置低电平则执行其它功能。 当 CR 为低电平，置数端 LD 也为低电平时，数据直接从置数端 D 0、D1、 D2、D 3 置入 计数器。 当 CR 为低电平， LD 为高电平时，执行计数功能。进行递增加计数时，减计数端 CPD 接“1，”计数脉冲由加计数端 CPU 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。 执 行递减减计数时， 加计数端 CPU 接 “1，”计数脉冲由减计数端 CPD 输入，表 45-2 所示为 8421 码十进制加、减计数器