Verilog试卷试题A答案.docx

北京航空航天大学 2011 ～2012 学年第二学期 数字 EDA 期末考试试卷 （2012年5 月23 日） 班 ：__________；学号：______________；姓名：__________________ ；成 ：___________ 注意事 ： 1、填空 与 直接在 上作答 2、 在答 上作答 正 ： 一、填空 （共 30 分，每道 3 分） 1． 写出表达式以 路的 功能。 A B F C D E  assign F= E ^ ( (AB) | (!(CD))) 2． 根据 中 入 出关系将 Verilog 模 定 充完整，其中信号 A5 比特 度，其余 信号 1 比特 度。 module tblock( A,B,C ) ; C A output [4:0] A; tblock 5-bit 宽 input B; inout C; B ?? //省略了功能描述 endmodule // 模 束 3． IEEE 准的硬件描述 言是 verilog HDL 和 VHDL 。 4． 你所知道的可 程 器件有（至少两种） ： FPGA, CPLD, GAL, PAL （任写其二） 。 5． 假定某 4 比特位 的 量 a 的 4’ b1011， 算下列运算表达式的 果 a = 1 ’ b0 ~a =