2020数字电路第8章可编程逻辑器件.pptVIP

二 . 可编程输入 / 输出结构 I 1 =I 2 =1 ， C 1 =1,I/O 1 处于输出状态 , G 2 处于高阻状态 ,I/O 2 作为 输入端使用。 输出端是一个具有可编程控制端的三态缓冲器，控制端由与逻 辑阵列的一个乘积项给出，可将输出作输入用。 用途：组合逻辑电路 三 . 寄存器输出结构 D 1 =I 1 D 2 =Q 1 ，移位寄存器 用途：产生时序逻辑电路 四 . 异或输出结构 时序逻辑电路 在与 - 或阵列的输出端加了异或门，可 便于对“ 与 - 或 ”输出求反 五 . 运算反馈结构 在异或输出结构上再增加一组反馈逻辑电路 时序逻辑电路 可产生 A 、 B 的十六种算术、逻辑运算 8.4 GAL 二十世纪八十年代初， Lattice 公司推出了通用阵列逻辑 GAL(Generic Array Logic) ，采用 E 2 CMOS 工艺，可以反复 修改和再编程。 GAL 器件在 PAL 的基础上，增加了输出逻辑宏 单元 OLMC(Output Logic Macro Cell) ，使得 GAL 的特性和 使用灵活性大大优于 PAL 。 可编程“ 与 ”阵列 + 固定“或”阵列 + 可编程输出电路 OLMC 编程单元采用 E 2 CMOS 可改写 GAL16V8 32 × 64 位的 可编程与逻 辑阵列 8 个 OLMC 10 个输入缓 冲器 8 个三态输 出缓冲器 8 个反馈 / 输 入缓冲器 8 个可编程 输入 (2~9) 8 个可 编程 输入输出 (12~19 ） 时钟信 号输入 输入口 逻辑宏单元 输入 / 输出口 固定或阵列 可编程与阵列 三态控制 输出逻辑宏单元 OLMC OLMC 由一个八输入 的或门、一个异或门、 一个触发器、四个多 路选择开关和一些控 制逻辑组成。 CLK TSMUX OE 11 三 态 控 制 10 选择器 01 00 数据选择器 PTMUX 输出选择器 OMUX Q D /Q 来自 ? 异或门可对组合输入求反。 与阵列 ? D 触发器可用于时序。 ? 数据选择器：第一积项是否作 为或门的输入。 反馈 ? 三态控制选择器： 0 、 1 、 OE 、 与阵第一积项作为输出三态缓冲 器的控制信号。 ? 反馈选择器：本级寄存器；本 级宏单元；邻宏单元；无反馈。 ? 输出选择器：组合或是寄存器 输出。 XOR(n) FMUX 10 11 01 00 反馈选择器 宏单元工作模式： 1. 专用输入。数据输出端 作为专用输入端。 2. 专用组合输出（三态选 通）。 3. 选通组合输出（第一积 项选通）。 4. 时序组合输出（邻宏单 元有寄存器输出）。 5. 寄存器输出。 CLK TSMUX OE 11 三 态 控 制 10 选择器 01 00 数据选择器 与阵列 来自 PTMUX 输出选择器 OMUX Q D /Q 反馈 XOR(n) FMUX 10 11 01 00 反馈选择器 8.5 复杂可编程逻辑器件 (CPLD) 把所有超过某一集成度的 PLD 器件都称为 CPLD 。 8.5.1 CPLD 的基本结构 早期的 CPLD 主要用来替代 GAL 器件，所以其结构与 PAL 、 GAL 基本相同，采用了 可编程的与阵列和固定的或阵列 结构。 再加上一个 全局共享的可编程与阵列 ，把多个宏单元连接起来， 并增加了 I/O 控制模块的数量和功能。可以把 CPLD 的基本结构 看成由 逻辑阵列宏单元 和 I/O 控制模块 两部分组成。 MAX7000 的结构 包含： MAX 7000S MAX 7000AE MAX 7000B 系列器件 MAX 7000S 主要特征 MAX 7000S 主要特征： ? ? ? ? ? ? ? ? ? 基于 Altera 的 MAX 架构的 CPLD 器件 32 － 256 宏单元 600 － 5,000 可用门 每个宏单元可支持多达 32 个乘积项输出 EEPROM 编程配置 可设置加密位 支持不同的核心工作电压 (5V) 与 I/O 接口电压 (3.3V) 支持漏级开路输出 通过标准的 JTAG 接口实现在系统编程 (ISP) 器件各部分编号解释 EPM7128STC100-7 ? EPM = 家族标识 ( 可擦除可编程 MAX 器件） ? 7128S= 器件类型 (128 = 单元数量 ) ? T = 封装类型 (L = PLCC, T = TQFP...) ? C = 使用环境 ( 商业 Commercial, 工业 Industrial) ? 100 = 引脚数量 (number of pins on the package) ? -7 = 速度级别 ( ns ) ? 速度