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基于现场可编程门阵列的数控延时器的设计 招招慕慕 发表于 2007-8-15 17:09:00 0 推 荐 基于现场可编程门阵列的数控延时器的设计 孙建东 ( 南京理工大学 电子工程与光电技术学院，江苏 南京 210094) 1 引言 利用硬件描述语言结合可编程逻辑器件 (PLD)可以极大地方便数字集成电路的设计，本文介绍一种利用 VHDL．硬件描述语言结合现场可编程门阵列（ FPGA)设计 的数控延时器，延时器在时钟 clk 的作用下，从 8 位数据线输入延时量，到 IATCH高电平时锁存数据，可以实现对触发脉冲 TRIG的任意量的延时。由于延时范 围不同，设计所用到的 FPGA的资源也不同，本文详细介绍最大延时量小于触发脉冲周期的情况。该延时器的软件编程