八人治理竞赛抢答器课程设计报告.docxVIP

武汉纺织大学 《数字逻辑》课程设计报告 题目 智力竞赛抢答器逻辑电路设计 院 系：数学与计算机学院 专业班级： 计科094 学 号: 学生姓名： 指导教师： 0904681203颜昊朱勇 0904681203 颜昊 朱勇 《数字逻辑》课程设计是配合本课程课堂和实验教学的一个实践性教学环节。其 目的是巩固所学知识，提高实验动手能力，加强综合应用能力，启发创新思维。其任务是 让学生通过动手动脑进行数字逻辑电路中型系统的设计、安装、仿真、调试，巩固和应用 所学的理论和实验技能；初步掌握应用 FPGA和EDA开发工具设计大中型数字电路系统的 设计流程、仿真、检测技术直至下载到实际物理器件进行实际物理测试的能力；提高设计 能力和实验技能，为以后进行毕业设计、电子电路的综合设计、研制电子产品打下基础。 二、 系统介绍： 设计平台介绍；（描述本课程设计使用硬件平台的基本情况） 介绍开发的系统功能和解决的问题； 说明涵盖的知识点及技术难点分析。 三、 设计任务及设计原理： 1设计要求 1、 抢答组数为8组; 2、 能够迅速、准确地判出抢答者，同时能排除其它组的干扰信号，并能对抢中者有鸣 叫和显示指示，用发光二极管指示； 3、 抢答时，当抢答开始后，抢答指示灯应闪亮。当有某组抢答时，抢答指示灯灭，最 先抢答一组的灯亮，并发出声响。在抢答时间用完时，回答不出问题的，发出警告声音； 4、 必答时，必答定时灯亮，同时显示给出的必答时间，以每秒减 1 的方式计数，直至 0 秒，此时仍然没有回答出问题的，发出警告声音； 5、必答与抢答的时间均取为 10 秒； 6、主持人应有复位按钮； 7、对抢答进行仿真，并纪录下仿真波形； 8、 设计由晶振电路产生 1Hz 标准秒信号的单元电路（实际秒脉冲由开发箱提供） 2 设计思路 （1）设计主体电路（即抢答器） （2）设计支路（计时器） 3 设计过程 3.1 设计方案 抢答器总体方框图如图 1 所示： Ur Ur VC€ 澤鹽译開出信号 粥管显示述手輪号 ?ES如懐止 扁克出蜓嗫辭处視警.花為走！！图1抢答器总体方框图 澤鹽译開出信号 粥管显示述手輪号 ?ES如懐止 扁克出 蜓嗫辭处視警. 花為走！！ 图1抢答器总体方框图 枪厝汗站匕计B7器 开媼工昨.$A￡+ 谊计时（无显示） 其工作原理为：当抢答比赛开始时，主持人按下“开始 /清零”开关，接通电源，抢答器 开始工作，定时器倒计时，如选手在规定的时间内抢答，则抢答器完成：优先判断、编号 锁存、编号显示等一系列动作，当一轮抢答之后，定时器停止、禁止二次抢答。如在规定 的时间内仍无人抢答，则计时器不会停止工作，直至时间结束时蜂鸣器发出声音报警宣告 抢答结束，如果再次抢答必须由主持人再次执行上述操作。 3.2电路设计 抢答器电路如图2所示: 55SW ■?塁 ￥Ml 55S W ■?塁 ￥ Ml 图2数字抢答器电路图 该电路完成两个功能：一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时 译码显示电路显示编号；二是在有选手作答后其他选手按键操作无效。 工作过程：当抢答比赛开始时，主持人按下“开始/清零”按钮，接通电源，抢答器 开始工作，选手(编号J1~J8按键作答，率先按键抢答的选手，会在 CD4511译码器的输 入端输入对应的的二进制编码，女口： J1(0001), J2(0010, J3(0011), J4(0100, J5(0101)， J6( 0110, J7( 0111)，J8 ( 1000。通过CD4511的译码，最后在数码显示管上显示，与此 同时，译码器的信号反馈回译码器，使译码器“锁码”从而维持数码管显示的数值不变， (只要译码器上有信号输出，则其信号的或非门必为“ 0” ，反馈信号从CD4511的LE 输入，控制译码器的锁码功能) 同时，计时器的电源控制是由电源与数码管反馈信号的“与门” “非门”控制，实现抢答 开始时，计时器工作。选手抢答，计时器停止工作的功能 CD4511的逻辑引脚图与真值表如下： INPUT ou ri^uTK LB Bl rT O C 13 A a b c cl Q f g n isit rAV X 廿 K X JC X 1111111 X o 1 X X X JfC Q O O O仃门 u o H 1 J 1 I y c o o c o( 58V )1 o )1 1 L 1 1 ? 1 J Til 1 1 L ( ?88? 1 O o 1 I 1 1 1 ] 1 ] y j Q n J □ j !?? | , 8 8 ] j i》 0. c 1 f 与Y h 6( .1111 O I i i ( 1 ri ( j -1 )it 0 O U 龍喪 (] 6 8 J 1 _J I 1 J 1 1 1 J L止丄 r 8