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数字后端流程与工具 电子科技大学通信学院11研室版权所有 Notes ●本PPT内容是整个DD项目组的集体学习研究成果 ●感谢已经毕业的曾经参与后端项目的师兄师姐,以及 各位老师 ●闻道有先后,术业有专攻 ●共同学习,共同进步 ●大家有问题请直接请教熟悉相应工具的同学 Tips:可以参考 QUATURS的 design flow!! Contents 基于标准单元的ASC设计流程 数字前端设计( front-end) 〉数字后端设计(ack-end) 教研室ASC后端文件归档 Qa Contents 基于标准单元的ASC设计流程 数字前端设计( front-end) 〉数字后端设计(tack-end) … 教研室ASC后端文件归档 Qa 基于 standee的AS|C设计流程 数字前端设计。以生成 以布局布线的网表为 数字后端设计。以生成 进行流片的GDS2文件 为终点 术语 tape-out提交最终 GDS2文件做加工 Foundry芯片代工厂 如中芯国际。。 基于 standee的AS|C设计流程 算法模型 c/matlab code RTL HDL vhdl/verilog 综合王具根据基本单元库的功能时序模型,将行 级代码翻译成具体的电路实现结构 NETLIST verilog Stansell library l布局布线工是根据基本单元库的时序几何模型 将电路单元布局布线成为实际电路版圉三 LAYOUT ds2 对功能,时序,制造参数进行检 TAPE-OU Contents 基于标准单元的AS|C设计流程 ②④ 数字前端设计( front-end) 〉数字后端设计(tack-end) … 教研室ASC后端文件归档 Qa 数字前端设计流程-1 RTL file 综合 布局布线前静态时序分析 整个ASC设计流程都是 个迭代的流程,在任何一步 骤,甚至重新设计 三RH代码 形式验证 模拟电路设计的迭代次数甚 至更多。 Meet requirements? NETLIST 数字前端设计流程-2 怎样保证网表的正确性? ●以往的方法是对网表文件做门级仿真。此种方式 的仿真时间较长,且覆盖率相对较低。 ●形式验证+静态时序分析。此种方法仿真时间短 覆盖率高,为业界普遍采用的方式。 数字前端设计流程-3使用DC综合 OSYNOPSYS-Design Compiler Figure 1-1 Design Compiler and the Design Flow HDL Compile Design Compiler Timing I Datapath I Power optimization optimization opimization Area verification optimization synthas s osure Library Place route