VHDL24进制加法计数器加入闹钟.docx

EDA实验报告书 姓名 学号 实验时间 2012-06-12 课 题 名 称 24进制加法计数器加入闹钟 实 验 目 的 1?学习计数器的设计、仿真和硬件测试方法； 2?进一步熟悉VHDL设计技术； 设 计 要 求 设计24进制加法计数器，添加闹钟功能，当计数至 22时开始闹钟，至计数至 00时闹 钟停止。本设计要求仿真。 提示：闹钟信号可用一输出信号表示，高电平闹钟启动，低电平闹钟停止。 设 计 思 路 1.初步编写出设计程序。 2?并进行编译、仿真、下载，观察实验结果。 3.总结，得出结论。 设 计 原 理 图 及 源 程 序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY hhe11 IS PORT(CLK,RD,EN:IN STD_LOGIC; CQ,CP:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC; Cn t:OUT STD_LOGIC); END hhe11; ARCHITECTURE BBQ OF hhe11 IS SIGNAL CG: STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL CS: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,RD,EN) BEGIN IF RD=1 THEN CG=0000; CS=0000; ELSIF CLKEVENT AND CLK=1 THEN IF EN=1 THEN IF (CS=0010 AND CG=0011) THEN CG=0000; CS=0000; MIIUfllUTJIUl H 3 期: I 实 验 结 果 波 形 图 仿 直 呷吶:呷测阿 吧呗耐呷》??冒—呷mnrn THEN C0UT=1： Cn T=0： CG C3 於Id^i43 C| A EE 切］1| 斗 *01i|W i 1 | NTjr,「3| ELSIF CG=1001 THEN CG=0000; CS=CS+1; ELSE CG=CG+1; END IF; END IF; END IF; IF (CS=0010 AND CG=0011) ELSE COUT=0; if(CS=0010 AND CG=0010) then Cn t=1; END IF; IF (CS=0000 AND CG=OOOO)THEN END IF; END IF; CQ=CG; CP=CS; END PROCESS; END BBQ; Ltf eour 叮起 g* cm IK g 伽 m i^hi 14A ll^i 1血 MH iSh 世如 EH RD Delay Mahx zi?h? 问题讨论 去掉报时程序为 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY GUOXIN IS PORT(CLK,RD,EN:IN STD_LOGIC; CQ,CP:OUT STD_LOGIC_VECTOR( DOWNTO 0); COUT:OUT STD_LOGIC; Cn t:OUT STD_LOGIC); END GUOXIN; ARCHITECTURE BBQ OF GUOXIN IS SIGNAL CG: STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL CS: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,RD,EN) BEGIN IF RD=1 THEN CG=0000; CS=0000; ELSIF CLKEVENT AND CLK=1 THEN IF EN=1 THEN IF (CS=0010 AND CG=0011) THEN CG=0000; CS=0000; ELSIF CG=1001 THEN CG=0000; CS=CS+1; ELSE CG=CG+1; END IF; END IF; END IF; IF (CS=0010 AND CG=0011) COUT=1‘； ELSE THEN COUT=0‘; ELSE Cn T=0‘; 操作成绩 报告成绩 教师签名 日 期