新版第2章-C-P-L-D与-F-P-G-A工作原理简介课件.pptVIP

4、可配置寄存器：可单独编程为带有可编程时钟控制的D、T、JK或SR触发器，也可将寄存器旁路，实现组合逻辑方式。 每个寄存器支持异步清零和异步置位功能．乘积项选择矩阵分配乘积项来控制这些操作。此外，每一个寄存器的复位端可以由低电平有效的全局复位专用引脚GCLRn信号来驱动。 * 精选 每个可编程寄存器可以按三种时钟输入模式工作： ● 全局时钟信号：该模式能实现最快的时钟到输出(clock to Output)性能，这时全局时钟输入直接连向每一个寄存器的CLK端。 ● 全局时钟信号带时钟信号使能。由于仍使用全局时钟，输出较快． ● 用乘积项实现一个阵列时钟：宏单元或I／O信号进行钟控，速度稍慢。 * 精选 三、逻辑阵列块[LAB] 16个宏单元的阵列组成一个LAB 四、芯片 LAB PIA(Programmable Interconnect Array) 可编程连线阵:LAB与 全局总线连接 I／O控制块：控制I／O引脚，有输入、输出和双向方式． * 精选 2.7 FPGA结构与工作原理 FPGA即现场可编程门阵列(Field Programmable Gate Array) 一、FPGA结构框图: FLEX10K 由嵌入式阵列块EAB、逻辑阵列块LAB、Fast Track和I/O控制单元IOC四部分组成 * 精选