上海大学 verilog 设计 32位浮点加法器设计教学资料.docVIP

上海大学 Verilog 设计 32位浮点加法器设计 __________________________________________________ __________________________________________________ __________________________________________________ __________________________________________________ __________________________________________________ __________________________________________________ 32位浮点加法器设计 摘要：浮点数具有数值范围大，表示格式不受限制的特点，因此浮点数的应用是非常广泛的。浮点数加法运算比较复杂，算法很多，但是为了提高运算速度，大部分均是基于流水线的设计结构。本文介绍了基于IEE754标准的用Verilog语言设计的32位浮点加法器，能够实现32位浮点数的加法运算。虽然未采用流水线的设计结构但是仍然对流水线结构做了比较详细的介绍。 关键字：浮点数，流水线，32位浮点数加法运算，Verilog语言设计 32-bit floating point adder design Cao Chi,Sh