第二章(pld概述)-文稿.ppt

第二章 可编程逻辑器件;PLD的逻辑表示方法及图形符号;缓冲门;多输入端或门画法; 五、PLD的基本结构;*; 例 如 ;SPLD 的 基 本 结 构 ;（1）基本结构;（3）应用设计;例2: 用PROM实现2?2乘法器;（1）基本结构;基本思想：根据PLA结构，安排每个积项占一条积项线，在不同输出函数中如有相同积项，则共享。每个输出函数有n个积项，就在或阵列上将它的纵向线与相关的n个积项线相连。; 六、PLD的分类___PAL;具有多种形式的输出结构;（3）PAL的输出结构 ___专用输出型; 六、PLD的分类___PAL; 六、PLD的分类___PAL; 六、PLD的分类___PAL; 六、PLD的分类___PAL; 六、PLD的分类___PAL; 六、PLD的分类___GAL;（1）GAL器件的基本结构(以GAL16V8为例); 六、PLD的分类___GAL;1 CLK;1 CLK;（4）GAL的输出逻辑宏单元OLMC;由OLMC的结构图可以看出，OLMC中的异或门和四个多路选择开关由四个结构控制字XOR(n)、AC0、AC1(n)和Syn编程控制。其中XOR(n) 和AC1(n)是各个OLMC自己的控制字，n代表OLMC的编号，这个编号与每个OLMC连接的引脚号码一致； AC0和Syn为8个OLMC共用的控制字。;8输入或门;PTMUX由编程的控制字AC0和AC1(n)加到与非门G1输出后进行控制。当AC0或AC1(n)=0时，第一个积项通过PTMUX输出到或门的输入端，作为或门的一个输入积项；当AC0=AC1(n)=1时，第一个积项不能作为输入项，可被选为三态门的控制项。此时PTMUX输出为0，对或门输出没影响。;当AC0 AC1(n)=00时，TSMUX输出为固定高电平，三态门始终选通，I/O(n)端只能作输出使用。;当AC0+AC1(n)=AC0AC1(n)=1,即AC0=1且AC1(n)=0时，选择D触发器输出；此时三态门受外部控制信号OE的控制，当OE=1时, D触发器的输出才会经三态门驱动到I/O(n)端。;四个反馈输入来自: D触发器Q端的输出； 本级的I/O端； 相邻单元的输出； 固定低电平(地)。;GAL的输出逻辑宏单元OLMC; 六、PLD的分类___CPLD/FPGA;设计输入;查找表 Look Up Table 简称LUT 目前FPGA是四输入的LUT，所以每一个 LUT相当一个有地址线的16*1的RAM 当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD 或 FPGA开发软件会自动设计所有可能的结果，并把结果先写入RAM 每输入??个信号进行逻辑运算，就等于输入一个地址进行查表，找出地址相对应的内容然后输出即可。; 七、FPGA/CPLD的基本结构; 七、FPGA/CPLD的基本结构; 七、FPGA/CPLD的基本结构;FPGA与CPLD的结构与性能对照; 七、Altera的FPGA/CPLD器件___FPGA; 七、Altera的FPGA/CPLD器件___FPGA; 七、Altera的FPGA/CPLD器件___CPLD; 七、Altera的FPGA/CPLD器件___CPLD;第二章 PLD概述;感谢领导们的耐心倾听